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我想我在Xilinx 2015.4生成的verilog AXI组件代码中发现了一个问题。
为清楚起见，我选择了“工具>创建和打包IP”，选择“创建AXI4外设”，并选中“启用中断支持”。 我能够生成边缘敏感的中断，但无法有效地确认它们; 我必须在确认之前清除中断信号。 这是电平敏感中断的预期行为。 我认为我发现的问题在于： if（C_INTR_ACtiVE_STATE == 1）begin：gen_intr_rising_edge_detect always @（posedge S_AXI_ACLK）begin if（S_AXI_ARESETN == 1'b0 || reg_intr_ack == 1'b1）begin intr_ff intr_ff2 end 否则开始intr_ff intr_ff2 结束 我认为这段代码是错误的。 它会响应中断确认清除边沿检测触发器，从而保证在两个时钟周期后再次检测边沿。 
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2个回答
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我同意这是破碎的。
generate语句表示gen_intr_rising_edge_detect，但逻辑中没有上升沿检测。 最简单的解决方案是更改intr_ff2分配行：intr_ff2 将Kudos发送给您认为有用且面向回复的帖子。 |
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那不是我说的问题。
我发布的一小段代码不包括边缘检测，但它就在那里。 它位于下一行代码中，事实上： assign intr_edge = intr_ff ＆amp;＆amp; （！intr_ff2）; |
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只有小组成员才能发言，加入小组>>
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