完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
|
|
相关推荐
3个回答
|
|
|
检查此XAPP并下载示例设计
http://www.xilinx.com/support/documentation/application_notes/xapp1082-zynq-eth.pdf http://www.wiki.xilinx.com/Zynq-7000+AP+SoC+Performance+%E2%80%93+Gigabit+Ethernet+achieving+the+best+performance https://doc.micrium.com/display/UCOSXSDK/Ethernet+Tutorial+Part+2+-+Zynq+Gigabit+Ethernet+MAC 谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 |
|
|
|
|
|
|
|
|
|
|
|
喜
你有两个选择。 一种是使用通过MIO路由的PS内的以太网控制器。 这将使用RGMII模式。 您可以选择UG585中提供的表2-5.4中提供的MIO引脚之一.http：//www.xilinx.com/support/documentation/user_guides/ug585-Zynq-7000-TRM.pdf 根据所选的Ethernet0和Ethernet1，相应的MIO引脚将用于连接。 如果您尝试在PL中使用AXI以太网，可以参考xapp1052。 --hs -------------------------------------------------- --------------------------------------------请注意 - 请注明 如果提供的信息有用，请回答“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K-- -------------------------------------------------- --------------------- |
|
|
|
|
只有小组成员才能发言，加入小组>>
2509 浏览 7 评论
2879 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2336 浏览 9 评论
3429 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2515 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
2611浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
670浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
534浏览 1评论
821浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1645
评论
淘帖
2081
