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电子发烧友论坛
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嗨，
我想创建一个设计，我需要2Mhz clk，我想用16Mhz输入时钟的vivado套装中的“时钟向导”IP核生成它。 根据Xilinx手册（下面的链接），这可以通过CLKOUT4_CASCADE选项来完成。 http://www.xilinx.com/support/documentation/ip_documentation/clk_wiz/v5_1/pg065-clk-wiz.pdf 设置以下参数，CLK4输出无任何影响，如附图所示。 CLKFBOUT_MULT_F = 64 DIVCLK_DIVIDE = 1 CLKOUT4_DIVIDE = 128 CLKOUT6_DIVIDE = 4 这是我在设置参数时遗漏的东西吗？ 我该如何使用此选项？ 提前致谢 ：） 
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5个回答
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你好
检查以下链接 http://forums.xilinx.com/t5/Zynq-All-Programmable-SoC/Generating-a-1-92-MHz-clock-using-the-CLKOUT4-CASCADE-atribute/m-p/536563#M4232 问候，萨蒂什----------------------------------------------- --- --------------------------------------------请注意 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用的帖子。感谢.-- ---------------------------- --------------------- ---------------------- |
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你好，我们又见面了，
我们在ISE PlanAhead上做了相同的设置，它的工作正常！ Vivado有什么不对吗??? 我们的设计是在Vivado，我们需要在Vivado中解决这个问题。 有没有人在Vivado看到这个问题？ 我很感激你的答案:) |
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你好
看起来向导不允许级联选项正常工作。 你是否直接尝试了原始实例化，仍然无法在vivado中获得输出。 问候，萨蒂什----------------------------------------------- --- --------------------------------------------请注意 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用的帖子。感谢.-- ---------------------------- --------------------- ---------------------- |
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嗨，
谢谢您的回复.. 如果通过'原始实例直接'表示VHDL代码，我们也检查了它。 似乎，CLKOUT4_CASCADE变为TRUE，正如我们在代码中看到的那样，但是没有工作.. 如果我们在代码中申请使其有效，您是否有任何建议或修改？ 谢谢 ：） |
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