axi_pcie3_0编译的解决办法？

使用vivado 14.4生成axi_pcie3_0，尝试编译13.2.005中的源代码
错误消息是：
[nak @hhgw16：〜/ work / odin_top / odin / sim / work]> ncvlog -WORK rclib -64 -errormax 5 -logfile ncvlog.log -file source_verilog.f
ncvlog（64）：13.20-s005：（c）版权所有1995-2014 Cadence Design Systems，Inc。
ncvlog：* E，ERRIPR：受保护源代码中的错误。
ncvlog：* E，ERRIPR：受保护源代码中的错误。
ncvlog：* E，ERRIPR：受保护源代码中的错误。
ncvlog：* E，ERRIPR：受保护源代码中的错误。
ncvlog：* E，ERRIPR：受保护源代码中的错误。
ncvlog：* F，MAXERR：达到最大错误计数（5）。
source_verilog.f是这样的文件列表：
../axi_bridge/14.4/axi_pcie3_0/ip_2/source/axi_pcie3_0_pcie3_ip_pcie_7vx.v../axi_bridge/14.4/axi_pcie3_0/ip_2/source/axi_pcie3_0_pcie3_ip_pcie_bram_7vx.v../axi_bridge/14.4/axi_pcie3_0/ip_2/source/axi_pcie3_0_pcie3_ip_pcie_bram_7vx_8k.v ..
/axi_bridge/14.4/axi_pcie3_0/ip_2/source/axi_pcie3_0_pcie3_ip_pcie_bram_7vx_16k.v../axi_bridge/14.4/axi_pcie3_0/ip_2/source/axi_pcie3_0_pcie3_ip_pcie_bram_7vx_cpl.v../axi_bridge/14.4/axi_pcie3_0/ip_2/source/axi_pcie3_0_pcie3_ip_pcie_bram_7vx_rep.v../axi_bridge
/14.4/axi_pcie3_0/ip_2/source/axi_pcie3_0_pcie3_ip_pcie_bram_7vx_rep_8k.v../axi_bridge/14.4/axi_pcie3_0/ip_2/source/axi_pcie3_0_pcie3_ip_pcie_bram_7vx_req.v../axi_bridge/14.4/axi_pcie3_0/ip_2/source/axi_pcie3_0_pcie3_ip_pcie_init_ctrl_7vx.v../axi_bridge/14.4
/axi_pcie3_0/ip_2/source/axi_pcie3_0_pcie3_ip_pcie_pipe_lane.v../axi_bridge/14.4/axi_pcie3_0/ip_2/source/axi_pcie3_0_pcie3_ip_pcie_pipe_misc.v../axi_bridge/14.4/axi_pcie3_0/ip_2/source/axi_pcie3_0_pcie3_ip_pcie_pipe_pipeline.v../axi_bridge/14.4/
axi_pcie3_0 / IP_2 /源极/ axi_pcie3_0_pcie3_ip_pcie_top.v ../ axi_bridge / 14.4 / axi_pcie3_0 / IP_2 /源极/ axi_pcie3_0_pcie3_ip_pcie_force_adapt.v ../ axi_bridge / 14.4 / axi_pcie3_0 / IP_2 /源极/ axi_pcie3_0_pcie3_ip_pipe_clock.v ../ axi_bridge / 14.4 / axi_pcie3_0 /
IP_2 /源极/ axi_pcie3_0_pcie3_ip_pipe_drp.v ../ axi_bridge / 14.4 / axi_pcie3_0 / IP_2 /源极/ axi_pcie3_0_pcie3_ip_pipe_eq.v ../ axi_bridge / 14.4 / axi_pcie3_0 / IP_2 /源极/ axi_pcie3_0_pcie3_ip_pipe_rate.v ../ axi_bridge / 14.4 / axi_pcie3_0 / IP_2 /
源极/ axi_pcie3_0_pcie3_ip_pipe_reset.v ../ axi_bridge / 14.4 / axi_pcie3_0 / IP_2 /源极/ axi_pcie3_0_pcie3_ip_pipe_sync.v ../ axi_bridge / 14.4 / axi_pcie3_0 / IP_2 /源极/ axi_pcie3_0_pcie3_ip_pipe_user.v ../ axi_bridge / 14.4 / axi_pcie3_0 / IP_2 /源极/
axi_pcie3_0_pcie3_ip_pipe_wrapper.v ../ axi_bridge / 14.4 / axi_pcie3_0 / IP_2 /源极/ axi_pcie3_0_pcie3_ip_qpll_drp.v ../ axi_bridge / 14.4 / axi_pcie3_0 / IP_2 /源极/ axi_pcie3_0_pcie3_ip_qpll_reset.v ../ axi_bridge / 14.4 / axi_pcie3_0 / IP_2 /源极/ axi_pcie3_0_pcie3_ip_qpll_wrapper。
v ../ axi_bridge / 14.4 / axi_pcie3_0 / IP
_2 /源极/ axi_pcie3_0_pcie3_ip_rxeq_scan.v ../ axi_bridge / 14.4 / axi_pcie3_0 / IP_2 /源极/ axi_pcie3_0_pcie3_ip_gt_wrapper.v ../ axi_bridge / 14.4 / axi_pcie3_0 / IP_2 /源极/ axi_pcie3_0_pcie3_ip_gt_top.v ../ axi_bridge / 14.4 / axi_pcie3_0 / IP_2 /
源极/ axi_pcie3_0_pcie3_ip_gt_common.v ../ axi_bridge / 14.4 / axi_pcie3_0 / IP_2 /源极/ axi_pcie3_0_pcie3_ip_gtx_cpllpd_ovrd.v ../ axi_bridge / 14.4 / axi_pcie3_0 / IP_2 /源极/ axi_pcie3_0_pcie3_ip_pcie_tlp_tph_tbl_7vx.v ../ axi_bridge / 14.4 / axi_pcie3_0 / IP_2 /源极/
axi_pcie3_0_pcie3_ip_pcie_3_0_7vx.v ../ axi_bridge / 14.4 / axi_pcie3_0 / IP_2 / SIM / axi_pcie3_0_pcie3_ip.v ../ axi_bridge / 14.4 / axi_pcie3_0 / axi_pcie3_v1_0 / HDL / axi_pcie3_v1_0_vl_rfs.v ../ axi_bridge / 14.4 / axi_pcie3_0 / axi_pcie3_v1_0 / HDL / Verilog的/
axi_pcie3_0_core_top.v ../ axi_bridge / 14.4 / axi_pcie3_0 / SIM / axi_pcie3_0.v ../ axi_bridge / 14.4 / axi_pcie3_0 /源极/ axi4mm_register_slice_wrap.v ../ axi_bridge / 14.4 / axi_pcie3_0 /源极/ axi_pcie3_v1_0_fifo_wrap.v ../ axi_bridge /
14.4 / axi_pcie3_0 /源极/ axi_pcie3_v1_0_bram_wrap.v
编译了blk_mem_gen_v8_2和fifo_generator_v12_0
我可以在文件夹A（我生成核心的文件夹）中编译它但在文件夹B中失败（文件夹B从文件夹A复制，存储区域，我需要在签入之前验证所有东西在folderB中工作，但是失败了），同样的
PC，同样的环境设置，指向同一个xilinx simlib，为什么一个通过另一个失败？
有什么区别可能导致这个？