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想你
UG 470，UG 470， 它有后备多重启动， IPROG多重启动 和wathcdog， 回退是因为CRC被破坏，并且使用了金色设计， IPROG是基于处理器的方法，用于重新加载fpga 看门狗是指如果fpga在某个时间内无法启动，请转到默认图像。 客户想要使用开关来选择在启动时放入fpga的图像， 正如他们目前使用旧的斯巴达3设计中的Xilinx JTAG舞会一样，我们正在取代， 无法做到我能看到的， 还是我错过了一些明显的东西？ 看看第3章，这是客户目前所做的，并希望在Kintex设计中做 http://www.xilinx.com/support/documentation/user_guides/ug161.pdf |
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这块板已经设计好了吗？
如果不是，我可以想象添加一个小的CPLD，它插入FPGA的MOSI引脚和SPI闪存之间的数据路径中。 通过在INIT_B无效后检测第一个读取或快速读取命令，它可以根据开关设置反转一个或两个地址位。 这将根据开关设置在闪存的不同象限中开始读取。 如果您担心配置速度，CPLD可以控制FET开关，而不仅仅是通过CPLD路由MOSI。 在启动时（由INIT_B激活确定，CPLD将插入自身，直到地址整理完成，然后将FPGA直接切换到闪存。由于比特流直到CPLD“退出”之后才开始加载，所有这些都发生在 CCLK以其默认启动速率（仅2MHz IIRC）运行，然后一旦比特流报头选择实际时钟速率（或EMCCLK），SPI已经直接连接并且可以处理所需的全部速度。 显然，如果你在板上有一些外部智能，你也可以选择某种从属配置而不是SPI，即使源是一个没有直接连接到FPGA的SPI闪存。 - Gabor |
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谢谢gabor
有点希望有一种我内心错过的“内置”方式 就像xilinx boot prom一样 正在设计的板， 所以我想我正在寻找一个解决方案。 使用并行prom和顶部地址位上的开关，使用fpga的rev输出看起来最简单， 但是我们失去了很多fpga gpio，不是一个好的解决方案， |
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只有小组成员才能发言，加入小组>>
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