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在AC701板上，我惊讶地看到DDR sysclk输入（IO标准= DIFF_SSTL15，VCCO = 1.5V）由LVDS振荡器驱动而没有交流耦合。
在UG471（7系列selectiO）第90页中，它说： 在I / O bank中有差分输入，如LVDS和LVDS_25是可以接受的 除了那些输出所需的标称电压之外的电压电平 标准（LVDS输出为1.8V，LVDS_25输出为2.5V）。 但是，这些标准 必须满足： •未使用可选的内部差分终端（DIFF_TERM = FALSE， 这是默认值）。 •输入引脚的差分信号满足V. IN中的要求 特定器件系列数据手册的推荐工作条件表。 •输入引脚的差分信号满足V. IDIFF（min）要求 特定器件系列的相应LVDS或LVDS_25 DC规格表 数据表。 ds181（artix-7 electrical）列出DIFF_SSTL15的最大输入共模电压为1.125V。 AC701上的LVDS振荡器数据表（SIT9102AI-243N25E200.0000） 规格输出偏移电压为1.2V典型 - 似乎违反了上面的子弹项目＃2。 很明显，这种配置似乎正在起作用...... 我问，因为我想使用输出失调电压为1.25V（典型值）的LVDS时钟驱动器。 没有交流耦合电路 文件不清楚....请澄清 谢谢 卡尔 
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3个回答
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卡尔
通过采用振荡器的IBIS模型，并将其连接到接收器的IBIS mofdel（通过PCB），验证了设计（我们在制造电路板之前所做的工作）。 规格（总是）不完整。 模拟您想要使用IBIS做什么是保证它能够正常工作。 Xilinx保证IBIS模型能够准确地表示器件。 Austin Lesea主要工程师Xilinx San Jose |
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您正在将数据表的不同部分混合在一起。
您从UG471引用的信息是正确的，但是您将Dm_SSTL15的Vicm编号（表10）替换为表11中找到的LVDS_25的正确编号。如果您只是坚持表11中的值 会得到解决。 根据AC701评估板用户指南UG952中的主约束文件部分，建议将AC701 SYSCLK_P | N输入（R3，P3）定义为LVDS_25（不是DIFF_SSTL15）。 在任何情况下，设置为LVDS_25或DIFF_SSTL15的HR库输入缓冲器的配置没有差别，导致相同的电气特性。 由于系统级别的数据表值变化特定于每个标准的差异。 要记住的最重要的项目是输入（Vin）的绝对值不超过VCCO + 0.3V。 如果确实如此，那么您还必须考虑表4。 ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
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