完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
你好,
我们刚购买了AC701开发板,并试图将其与ISE 14.5设计套件一起使用。 我正在努力创建一个UCF文件。 在过去,我一直在使用Spartan 3E和ISE设计套件,这里事情非常简单 - 设置一个引脚,我只需指定信号名称并将其与引脚号匹配 - 例如: --------- NET'CLK'LOC ='P183'; --------- 现在有了AC701和差分I / O,事情就不那么清楚了。 例如,如何将200 MHz时钟信号映射到输入? (我在原理图上看到它是差分的)是否有一个文件覆盖了这个? 我无法在AC701文档中找到任何内容......我确实在用户指南中看到Vivado工具有一个主约束文件 - 我应该使用Vivado吗? 谢谢! |
|
相关推荐
1个回答
|
|
|
|
|
|
只有小组成员才能发言,加入小组>>
2363 浏览 7 评论
2782 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2248 浏览 9 评论
3326 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2414 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
736浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
526浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
339浏览 1评论
745浏览 0评论
1943浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-11-10 22:48 , Processed in 1.014334 second(s), Total 46, Slave 41 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号