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在某些前提下可以：
01.多路复用开关的响应时间（Ton/Toff等）是否满足要求？输出时钟波形是否有畸变？一般情况下多路复用开关不适用于频率太高的场合； 02.时钟切换后到系统稳定，FPGA的逻辑状态不定（0/1/X/Z），此时它的输出是否对外部器件造成影响？这些影响是否可接受？ 03.如果有影响，程序设计参考建议：添加PLL/MMCM，使用其对外输出的locked信号，表示时钟信号已稳定并锁定。 04.假如时钟切换由FPGA控制，则相关控制逻辑需要使用组合逻辑。
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1 条评论
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楼上正解，如果实在要用，Vivado有实现的原语，用过切换30M左右的时钟无问题，再高了没试过
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