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你好，
我正在使用MMCM将10MHz时钟乘以MMCM_ADV乘以100MHz。 Coregen向导预测600ps峰峰值抖动，我进行了相位噪声测量，从MMCM输出140ps rms相位噪声，大部分相位噪声功率峰值在200-300kHz，低于50kHz，输出相当相位噪声 - 自由。 由于MMCM是PLL + DCM，有没有办法强制它只使用PLL部分（我试图使用PLL_ADV原语，但它会使用MMCM原语）？ 我不需要任何奇特的东西，只需用它来增加输入时钟（不需要相位关系，没有相移，......）。 我试图用另一个MMCM_ADV抖动清理它，但它不起作用（并且它将增加另一个150ps峰峰值相位噪声......）。 另一种方法可能是将噪声移到更高的频率，但我看到Virtex-6时钟资源中缺少FACTORY_JF属性...... 谢谢！ 
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9个回答
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（没看到你的帖子说这是Virtex-6）。
Virtex-6中的MMCM类似于7系列中的MMCM - 您仍然可以更改BANDWIDTH属性。 但是，Virtex-6只有MMCM - 没有“纯”PLL - 所以你不能使用PLL_ADV原语。 但同样，MMCM的DLL部分不涉及纯频率倍增。 Avrum |
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嗨Avrum，感谢您的快速回复。
你是对的，MMCM用作唯一的频率乘法应该像PLL一样，但是当我使用Coregen只打开“频率合成”选项时，我得到： -------------------------------------------------- ------------------------------“输出输出相位Pk-to-Pk相位” - “时钟频率（MHz） （度）周期（％）抖动（ps）误差（ps）“---------------------------------- ---------------------------------------------- CLK_OUT1 ___ 100.000 ______ 0。 000 ______ ______ 50.0 ____ 635.229 874.060 ------------------------------------------- ---------------------------------------“输入时钟频率（MHz）输入抖动（UI ）“------------------------------------------------ -------------------------------- __primary __________ 10.000 ____________ 0.000 遗憾的是，这些值由E5052B相位噪声分析仪确认。 由于高频噪声，相位噪声频谱与类似PLL的模式不兼容。 我认为是来自DCM方面，但我不知道如何关闭它。 |
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我附上了频谱分析仪的图像。
在时钟分频为10（在FPGA逻辑中完成）后，输出频率来自DCM（锁定到Cesium）。 我认为这种噪音来自电源轨，但130ps RMS乘以5可以得到Coregen预测的峰峰值抖动... |
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你好奥斯汀，
我希望在链的末端具有小于150ps的峰峰值抖动。 10到100MHz的MMCM提供另一个MMCM，以获得最终的62.5MHz时钟（打开输入抖动滤波）。 预测的输出抖动应该是150 ps峰 - 峰值，但测得的输出具有由10到100MHz MMCM相位噪声主导的相位噪声分布。 |
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T，
噪声主要来自DLL（DCM）中的抽头移动，步长为+/- 25 ps。 较大的值是由于时钟树的自噪声（时钟树引起从Vccint到地的相位噪声 - 由于许多缓冲器的时钟分配网络，基本上是AM到PM）。 你的Vccint轨道噪音是什么样的？ 我怀疑你会看到完全匹配。 Austin Lesea主要工程师Xilinx San Jose |
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你好奥斯汀，
谢谢回复！ 回顾一下，来自10到100MHz MMCM的噪声是正常的，使用另一个MMCM抖动清除第一个输出是没用的，因为噪声来自时钟缓冲树？ 我可以用老Virtexs上的FACTORY_JF之类的模糊参数来增加这种噪音的频率吗？ 谢谢！ |
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T，
没有我所知道的神奇价值。 而且，你看过核心电源的噪音吗？ 如果抖动频谱的特征也存在（简单的功率噪声频谱分析图），则回答问题。 Austin Lesea主要工程师Xilinx San Jose |
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