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电子发烧友论坛|
你好
假设有一个数据总线（宽度为16位）和位于Virtex 5中心列的存储区的相应时钟，我想在输入焊盘处捕获数据。 为此，我认为将BUFIO与bank的CC_P引脚上的时钟结合使用可能是一个想法，以便在IOB_FF中对数据进行采样。 之后，我想使用IOB_FF的输出来提供由相同时钟计时的移位寄存器，但是，由BUFG缓冲，如下所示。 不幸的是，如果没有收到调整错误，我就无法到达BUFG。 那些有想法在银行捕获数据的人。 该银行有四个BUFIO但没有BUFR。 我可以根据需要使用银行的引脚，但我只能使用这个银行。 必须说我不能使用FIFO，因为应用于总线的数据的采样率不能减慢并且不能包括间隙。 谢谢，所有阅读这篇文章的人...... 
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8个回答
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这是全尺寸的数字......
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你得到什么样的计时错误？
您需要使用CLOCK_DEDICATED_ROUTE = FALSE约束吗？ 您是否从IOB触发器到移位寄存器发出保持或设置错误？ - Gabor |
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你好
是的，根据错误，我在映射期间得到，我可以使用约束CLOCK_DEDICATED_ROUTE = FALSE来忽略错误。 如果我应用约束，映射和路由不会失败。 但是，这样做我担心BUFIO和BUFG的时钟输出是偏移的，即IOB_FF的输出不稳定时移位寄存器是时钟。 有没有其他方法可以在没有放置BUFG的存储区中的FPGA中获取数据和相应的时钟。 数据速率为250 MHz，上升沿分配到数据位相位的中心。 问候， 马塞尔 |
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如果我错了，请纠正我。
时钟进入CC，但不是GC引脚。 因此它可以很好地路由到BUFIO，但是到BUFG的路由需要非专用路由，并且由于额外的路由延迟而给出时序错误？ 我想知道你是否可以通过使用ISERDES而不是结构移位寄存器来减少问题，然后你的非专用时钟将以一半的速度运行。 即，移位寄存器将由BUFIO计时，并且只有并行输出寄存器需要结构侧时钟。 - Gabor |
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你好Gabor
是的，你是对的并且开放了我的思想。 我将看看ISERDES组件。 然而，你的答案暗示我有点问题，因为在任何时候，即使使用ISERDES，我也需要一个不能从CC引脚输入的时钟得到的时钟。 不幸的是，这再次暗示两个时钟彼此没有关系，因此我必须考虑我的概念。 通过思考这个概念，出现了两个问题。 如果我使用带有BUFR的银行，我可以在相同的时钟区域或相邻的时钟区域到达BUFG吗？ 您使用哪个参考来了解可以找到所有时钟组件的位置？ 我知道除了中心列之外的每个时钟区域应该有2个BUFR但哪个区域包含BUFG？ 非常感谢你 ... |
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实际上降低移位寄存器输出频率的想法是你仍然可以使用CC引脚作为时钟源（通过使用非专用路由的BUFG），但是会有更多的时序余量来解决额外的延迟
。 如果您愿意搬到另一家银行，那么您可以使用BUFR。 根据Virtex 5用户指南，只有中间列没有BUFR，尽管左列中相邻组的BUFR应该能够到达中央银行。 我没有找到任何好的参考资料来显示每个Virtex 5器件的时钟区域以及它们与bank，columns等的关系。 当我第一次询问这个问题时，我试图了解银行是如何安排的，以便使用DCI级联。 有人告诉我使用Adept软件查看设备的地图。 您还可以使用Planahead或FPGA编辑器查看设备布局。 - Gabor |
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听起来它应该工作。
但是，最好先通过工具运行一个简单的测试设计，以确保在提交硬件之前。 此外，根据真正需要在时钟上运行多少逻辑，您可能不需要BUFG。 我的许多项目都有多个输入，每个输入都在自己的时钟上运行。 我通常将所有输入数据移动到一个公共内部时钟，可能来自PCIe内核，尽可能靠近输入，因此它们通常不需要全局时钟。 - Gabor |
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你又是对的。
它是一个PCIe核心，我想实现，也许你也可能不需要全局时钟。 但是，我想知道我是否可以通过这种方式实现内核，以确保数据和时钟线以正确的方式连接到FPGA。 我将实施一个样本设计来检查计划的固定。 我会在这里发布结果。 谢谢你的建议， 马塞尔 |
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只有小组成员才能发言，加入小组>>
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