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电子发烧友论坛|
嗨
我正在读回XC4VSX55，但当我回读块内存互连的内容时，我得到的帧数据与下载到FPGA的帧日期不同，并且指定了不同帧数据的帧地址。第一行地址为 上半部分是0x00080113,0x000800d3,0x00080153,0x00080193。 对于其他行，帧地址的差异只是行地址部分。 有人知道吗？ 我需要你的帮助。 谢谢 ！ handoujack。 
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5个回答
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嗨，
你是如何在设计中实现RAM的？ 您是否遵循综合UG中指定的准则？ 问候，阿希什----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - -请注意- 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .-------------------- -------------------------------------------------- ------------------------ |
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喜
阿希什 我按照Coregen步骤实现RAM，结果是一个简单的双端口RAM。 您所说的综合UG是Virtex-4，Virtex-5，Spartan-3和NewerCPLD器件的XST用户指南（UG627 v12.4）？ 如果我想关注UG627，我该怎么办？ 通过编写HDL代码来实现RAM，就像在UG627的第177页中描述的那样？ 谢谢！ handoujack |
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嗨handoujack，
正如您正确指定的那样，您可以根据规范中的编号参考块RAM编码中的各种修改。 UG 627的第171页至第183页。 http://www.xilinx.com/support/documentation/sw_manuals/xilinx14_7/xst.pdf 您需要根据您的设计要求选择RTL。 问候，阿希什----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - -请注意- 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .-------------------- -------------------------------------------------- ------------------------ |
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嗨，阿希什
你的意思是，如果我按照第2页所示的这些HDL代码实现RAM。 UG 627的第171页第171页，Block RAM互连的回读数据与下载到FPGA的数据相同？ 你有没有验证过它？ 如果是这样，Coregen实现的RAM与UG627之后的RAM有什么区别？ 谢谢 。 handoujack。 |
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亲爱的小伙伴，
我用microlaze控制的icap实现了回读，我使用的是xc5vlx110t fpga，软件是ise13.3。 但我不知道该怎么做。 我绝对是个新人。 现在我有一些问题要问你，请帮助我。谢谢。 1.我使用函数XHwIcap_DeviceReadFrame（XHwIcap * InstancePtr，长顶部，长块，长HClkRow，长MajorFrame，长MinorFrame，u32 * FrameBuffer）来回读配置数据，但我不知道参考是什么（Top，Block，HClkRow ，MajorFrame，MinorFrame）应该（我要回读所有的配置数据，而不只是一个帧）？ 也许我错了某地，请指点我。 2.如果我想回读所有配置数据，第一个地址是什么？ 我应该逐帧回读还是只指定第一个地址是好的？ 3.如果您有关于回读的示例或项目，请求您发送给我参考，我的Gmail：Untilyou0414@gmail.com 我需要你的帮助，谢谢你的建议。 约翰 |
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