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嗨，
我使用的是Virtex-5 FPGA，DDR2 MIG，我的ISE版本是13.2。 我的phy_init_done信号没有被断言。我发现校准序列卡在阶段2.阶段3从未到达。请提供有关上述原因的信息？ 
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这是在模拟或硬件中发生的吗？
如果它在硬件中，则会有许多因素影响校准 包括信号完整性，接线或焊接错误（短路/开路等）和 有缺陷的内存芯片 你有多个电路板试试吗？ - Gabor - Gabor |
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这在功能模拟中发生，而不是在硬件中发生。
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生成核心时，MIG会创建一个模拟文件夹，其中包含可以模拟的项目。
我会 建议查看该项目中的测试平台连接。 我记得，核心需要一些 连接到存储器模型的传播延迟，以便通过校准。 较新 如果您的模拟原因是，MIG版本还允许您绕过模拟校准 只是为了测试用户端代码。 - Gabor - Gabor |
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只有小组成员才能发言，加入小组>>
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