[分享]PCB设计问题集

问： PowerPCB提供了一些常用器件的封装，问题是：
1. 我不知道封装的名字和实际器件的对应关系
2. 似乎PowerPCB的名字和国际通用的元器件的封装名字不是一致的，PowerPCB用了一些简写，如何对应起来？
3. 一种封装对应好几种，如何选择？例如：SSOP8就有
　　SO8-opt
　　SO8M1
　　SO8M2
　　SO8NB
　　SO8NBWS
　　SO8WB
　　...
答：　再次重申,最好不要使用厂商的库,应尽量自己建库.原因有多种,可以避免出错,虽然要多化些时间.各家起名都有自己的规则,该例是根据具体的封装命名的一般人不容易记住,而且是用英制,不太适合我们使用.建议您根据元件资料,自己建立一个命名规则,慢慢建立自己的库.Type 名用元件的封装名,Decal用自己的命名规则起名等.
PCB设计问题集(2)

问： 各位老师：
前5章的课程已经看完了，现有些问题弄不清，请给予解答。
1. POWERPCB的PAD和VIA为什么在每层的DIAMETER都是不同的，那DRILL应该是相同的吧，
我想一些电源的梅花孔和内部铜皮相连那焊盘定义那么大有意义吗？
答：我们是在L25层定义梅花孔等内层尺寸的。一般要求是孔径+0.7--1.3mm。
如果是正片设定与外层同尺寸。其它是Solder Mask的设定。当然也可以使用软件的自动生成功能，但是有局限性。
问： 2.电源布线成飞封闭形是不是比较好？
答：
各种电路的要求有所不同，请问您指的是外层还是内层？
问： 3.元件内部打过孔应该没什么关系吧，只要离PIN足够近，性能是好的吧。
答：
内部不是不可以打过孔，如果有空间应尽量打在外端，特别是大过孔会出现很多问题。不应该离PIN太近，至少要大于安全间距以上。
问： 4.输入电源线上如果电流太大是不是就要打过孔比较好，小就不用打了？如10MIL的线多大算是大电流呢？
答：一般需强化，增加多个VIA是手段之一。10MIL普通的VIA 0 .8以上就可以满足要求。应该是反向思维，1A电流至少1MM的布线宽度，请自己计算。
问： 还有对分割电源层好象看了教程后还不大能分割出来，只做到选定了层和范围下面的步骤好象就进行不小去了，能不能在详细讲讲呢。
答：对不起分割可能没有进行详细的讲解，但是只要内层设定正确，不管是采用传统的人工分割法还是现在软件提供的自动分割，方法与画外形线基本相同。另外我们在另一个产品软件通及我公司的其它产品中对该功能有详细的介绍。

问： 从抗干扰来说，下面4层板的设置那个较好？（和PowerPCB无关，请以您专家的经验回答，谢谢！）
　　Top (Place components)
　　VCC
　　GND
　　Bottom
　　还是
　　Top (Place components)
　　GND
　　VCC
　　Bottom
答：下面的好,但是请注意4层虽然比两层板减少了EMI干扰,但是却无法减少RF电流引起的问题.相比之下6层与8层板的抗干扰能力就比较强.但是根据不同的信号,各有几种不同的层构造.
问： Via有盲孔和过孔2种形式，但在4层板中，是否很少使用盲孔？
答：  还有埋孔.使用与否与COST有关,但是密度大无法实现时只能使用
问： 是否板子中有盲孔，板子的加工工艺会变复杂，而且加工费用会增加？
答： SURE!
问： 但从抗干扰性能来说，盲孔是否会更好？（ 又有点超纲了：）
答： 没有理论根据,最好的是在同一层布线,不使用任何VIA!

PS:  我们正在准备高级班的教程是与抗干扰等相关的很多威廉希尔官方网站 要求与实践篇.但是还需要一段时间才能出品,到时会通知您的.

问： 有些元器件需要放在板子的边缘，例如某些接插件，如何修改，使其能通过Verify Designed？
答： 进入VERIFY DESIGN 的 SETUP， UNSELECT BOARD LINE，就可以完成。

问： 我有一个QFP176的Decal，2个Pad间的间距小于0.254，在verify Designed时会报错:“Distance between pads too smallU8.36, U8.37       distance is less than 0.254“奇怪的是：我修改了Decal和PCB文件的Designed Rules. Clearence，使Pad<->Pad. Clearence等于0.1，verify Designed 仍然出错，而且报的错误没有变化，也就是说，修改Designe Rule似乎没用，如何解决上述问题？
答：不太会有这样的问题，没有发现软件有这样的BUG。请检查您的设定，如选择该元件，再从右键菜单的QUERY中选择对该元件的RULE， 检查设定是否正确。
问： ECO究竟有什么用？
答： Engineering Change order:工程更改,可以将设计过程中的全过程记录并保存到一个ECO文件中，便于检查，另外还可以将在PowerPCB中对电路的修改等返回到PowerLOGIC中去。软件会自动修改您的电路图，很好玩的。
问： Reference:
当某个PowerPCB文件已经导入netlist后，略微修改原理图，再向PowerPCB导入netlist，会出错。好像protel就会自动修正PCB文件，PowerPCB做不到这一点吗？
Your Answer: 需要注意使用方法。
1. 将已导入netlist的JOB,进行ASC OUT处理并保存, 在选项中不选与NETLIST相关的参数,也就是要先将已调入的NETLIST去除后再调入新的NETLIST 2.使用COMPARE LIST做比较结合使用ECO文件,方法比较烦琐可能不适合初学者。

Continue问：
1． 能否稍微详细点介绍ECO的使用?It’s important for me，可以举个例子：我在PowerLogic中加了一个电源指示LED，如何修改PowerPCB文件？
答：如果是很简单的修改，可以进入ECO直接手工修改，请参见我们在教程中介绍的方法。然后将POWERPCB中的NETLIST数据与POWERLOGIC中的数据做比较，用TOOLS中的NETLIST COMPARE 命令。验证数据的正确性。如果还没有布线，可以将现行的NET去除，用ASCII OUT，然后调入新的NETLIST。

问： 既然PowerPCB和PowerLogic中无法简单互相传递修改信息，那么，(OLE PowerPCB Connection).(Sychronize PCB/SCH)又同步一些什么呢？
答：NO ，PowerPCB和PowerLogic可以相互传递数据。
问： 教程“第 三 部 元件布局”.第四章.多媒体演示教程6中，制作元器件的Decal时，已经在元器件的周围标注了PIN番号，还要在PCB中用TEXT在L26层（Silkscreen Top）层输入PIN番号吗？
答：YES，在做DECAL时的PIN信号只是做参考用的，为了避免遗忘，在布线完成后需要在26层从新输入PIN等。
问： 如何在PowerPCB中显示Decal的Pin的引脚号？
答：将设定层显示出来， DISPLAY COLOR
问： 请看附件，其中的网络名称“$$$5851”不知道怎么出来的，如何去掉？My PowerPCB version is 5.0.

Your Answer: A:方法之一:从Pop up Menu右键菜单中,选择Anything,任何选中目标,DELETE 它.

Continue问： I have done as you said. But, the “delete” in pop up menu is gray.Do you know other ways to handle it?
答：OH， DEAR，YOU CAN USE YOUR DEAR KEYBOARD。remenber all windows command can be used 。

问： PowerPCB标准库中的Decal的 外边框不在All Layer， 直接使用是否会出错？需要将其改到Silkscreen Top Layer吗？Your Answer:
A:实际证明,厂家的All Layer不是最佳选择,因为有很多限制,在哪一层画都可以只要 CAM时做相应的设定。Continue问：

1． 那么，我应如何处理呢？自己重画元器件，然后将Decal中的字符、边框线分别放在哪一层呢？

2． CAM如何依据Decal中层的分布进行设定呢？
答：按照我们提供的方法对您今后的工作会有好处，有关CAM的设定在第6部中会有详细说明。选择 L26。
问： RESIST、PASTE各是什么意思？
答：RESIST :阻焊PASTE: SMT元件用的金属罩,一般与焊盘等尺寸.
问： 我的原理图是用PowerLogic画的，如何将netlist送入PowerPCB，我知道2个方法，
1. NetList ot PCB
2. OLE PowerPCB connection
有没有其他方法，那个方法最好？
答：1. NetList to PCB 一般使用该法
PCB设计问题集(3)

 问：
PCB图中各种字符往往容易叠加在一起，或者相距很近，当板子布得很密时，情况更加严重。当我用Verify Design进行检查时，会产生错误，但这种错误可以忽略。往往这种错误很多，有几百个，将其他更重要的错误淹没了，如何使Verify Design会略掉这种错误，或者在众多的错误中快速找到重要的错误。　 　　
答：可以在颜色显示中将文字去掉,不显示后再检查;并记录错误数目。但一定要检查是否真正属于不需要的文字。
问： What’s mean of below warning:(6230,8330 L1) Latium Rule not checked: COMPONENT U26 component rule.
答：这是有关制造方面的一个检查，您没有相关设定，所以可以不检查。
问： 怎样导出jop文件？
答：应该是JOB文件吧？低版本的powerPCB与PADS使用JOB文件。现在只能输出ASC文件，方法如下STEP：FILE/EXPORT/选择一个asc名称/选择Select ALL/在Format下选择合适的版本/在Unit下选Current比较好/点击OK/完成然后在低版本的powerPCB与PADS产品中Import保存的ASC文件，再保存为JOB文件。
问： 怎样导入reu文件？
答：在ECO与Design 工具盒中都可以进行，分别打开ECO与Design 工具盒，点击右边第2个图标就可以。

问： 为什么我在pad stacks中再设一个via:1(如附件）和默认的standardvi(如附件）在布线时V选择1，怎么布线时按add via不能添加进去这是怎么回事，因为有时要使用两种不同的过孔。
答：PowerPCB中有多个VIA时需要在Design Rule下根据信号分别设置VIA的使用条件，如电源类只能用Standard VIA等等，这样操作时就比较方便。详细设置方法在PowerPCB软件通中有介绍。
问：为什么我把On-line DRC设置为prevent..移动元时就会弹出(图2),而你们教程中也是这样设置怎么不会呢?
答：首先这不是错误,出现的原因是在数据中没有BOARD OUTLINE.您可以设置一个,但是不使用它作为CAM输出数据
问：
我用ctrl+c复制线时怎设置原点进行复制，ctrl+v粘帖时总是以最下面一点和最左边那一点为原点
答： 复制布线时与上面的MOVE MODE设置没有任何关系,需要在右键菜单中选择,这在PowerPCB软件通教程中有专门介绍.