完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
亲爱的All,我正在使用Xilinx ISE 10.1项目导航器。
我使用'Add Copy of Source ...'将所需的.v,.xco和.ucf文件移动到我的工作目录。 每当我遇到.xco文件时,我都使用CORE Generator重新生成核心(这里我假设所有生成的文件都会自动放入我的工作目录)。 也许我错过了一些东西,但我无法弄清楚我还应该做些什么。 我还将所有包含的文件添加到我的工作目录中。然后我开始使用XST来合成这个设计。 几乎所有的麻烦(我想这都是)生成的模块无法识别,如下所示:错误:HDLCompilers:87 - “rx_queue.v”第162行无法找到模块/原语'rxfifo_8kx9_to_72'任何人都可以帮我这个吗? 顺便说一句,有人说这不会发生在较新版本的ISE上,但我的设备是Virtex2Pro,新版本不支持。谢谢, |
|
相关推荐
1个回答
|
|
如果从ISE GUI运行Core Generator,则默认应该放置生成的文件
与.xco文件位于同一目录中。 至少.ngc文件位于项目目录中非常重要。 通常,当我想将核心复制到另一个项目时,我会抓取所有以核心名称开头的文件, 例如rxfifo_8kx9_to_72 *。*,并将它们复制到新项目目录中。 还应该 是一个rxfifo_8kx9_to_72_flist.txt文件,其核心显示所有生成的文件。 我在使用ISE的某些版本(我认为包含10.1)时也遇到了问题 设计的新核心,我需要关闭并重新打开项目,然后才能正确添加核心 到层次结构。 较新版本的ISE具有“Force Hierarchy Reparse”菜单项 完成同样的事情。 - Gabor - Gabor |
|
|
|
只有小组成员才能发言,加入小组>>
2427 浏览 7 评论
2828 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2295 浏览 9 评论
3377 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2467 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
1263浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
591浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
455浏览 1评论
2009浏览 0评论
735浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-12-26 04:54 , Processed in 1.149239 second(s), Total 46, Slave 40 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号