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电子发烧友论坛|
大家好，
我正在研究包括3个不同时钟域的设计。 我已经阅读了这个帖子，我发现与virtex-II和virtex-4相比，virtex-5在MTBF中是最差的。 对于较低和实用的MTBF，我没有在同步器链中找到任何最小数量的寄存器的建议。 我需要有关同步器链长度的任何建议或任何文档，以便针对Virtex-5器件提供更好的亚稳态保护。 我还需要Virtex-6的类似信息。 很抱歉，如果这不是此主题的正确论坛。 提前致谢， 阿姆鲁 
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10个回答
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阅读博客部分中的Timing Constraint博客可能是个好主意
这些论坛。 从工具的角度来看，如果工具可以将它们追溯到公共源，则时钟是“相关的”， 例如，单个输入时钟驱动多个DCM输出。 不考虑外部时钟 即使它们共享相同的PERIOD值，也与彼此相关。 创建FROM：TO约束 对于跨时钟域路径，首先使用TNM_NET为每个时钟创建时序组 然后使用FROM：TO样式约束来约束路径。 建议跨时空 约束使用“DATAPATHONLY”属性来避免大量的保持时间错误。 一个例子： ＃系统时钟100 MHzNET“sys_clk”TNM_NET =“sys_clk”; TIMESPEC“TS_sys_clk”= PERIOD“sys_clk”10 ns HIGH 50％;＃以太网时钟125 MHzNET“clk_125”TNM_NET =“clk_125”; TIMESPEC“TS_clk_125”= PERIOD“ clk_125“8 ns HIGH 50％;＃时钟交叉路径需要较短的两个周期TIMMESPEC”TS_sys_to_125“= FROM”sys_clk“TO”clk_125“8.0 ns DATAPATHONLY; TIMESPEC”TS_sys_to_125“= FROM”clk_125“TO”sys_clk“8.0 ns DATAPATHONLY; 请注意，亚稳态保护与跨时钟域路径无关，而与之相关 从目标时钟域的第一个触发器到第二个触发器的路径。 那些失败 通常会被目标域的PERIOD约束所覆盖，但您需要 在该路径中额外松弛以覆盖第一个翻牌输出上可能的亚稳态延迟。 该 在该路径中更松弛，亚稳态延迟超过松弛的可能性越小。 该 在确定路径延迟时，工具不考虑亚稳态延迟。 这也是 值得注意的是，亚稳态延迟确实没有上限，但是 随着延迟的增加，超过特定延迟的概率会很快下降。 - Gabor - Gabor 在原帖中查看解决方案 |
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我们为Virtex-4和Virtex-5使用了2个阶段，显然没有问题。
------------------------------------------“如果它不起作用 模拟，它不会在板上工作。“ |
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另一个问题：
有没有办法通知工具我正在使用移位寄存器作为同步链？ 因为MTBF取决于链中寄存器的相对位置，所以它们应该靠近放在一起，以使亚稳态信号更加松弛。 提前致谢， 阿姆鲁 |
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你可以做的一件事是确保第一和第二阶段的失败之间有足够的松弛
是添加“FROM：TO”样式约束。 约束的延迟值应该更小 比你想要的松弛量相同的触发器的PERIOD约束。 如果你 有很多这些同步器，你可以为所有第一阶段信号创建一个时间组。 如果网名具有像first_stage这样的公共组件，那么这会更容易 使用“* first_stage *”之类的通配符定义组。 然后你可以定义一个约束 定义的组到预定义的“FFS”组。 如果您只有一个或两个这些同步器，另一个选项只是LOC触发器 在相邻（或相同）切片中。 如果你有很多实例，这种方法会非常繁琐， 虽然。 - Gabor - Gabor |
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我同步了很多信号和向量，但它们都使用了你建议的相同组件，组件简称为同步器，它接受通用的定义输入总线的宽度。
除了时钟周期约束之外，我之前没有使用TNM，是否可以使用constaint编辑器将TNM添加到所有同步器单元？ 提前致谢， 阿姆鲁 |
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我通常不使用约束编辑器，但是你可以这样做来定义一个组使用
将“上游”元素分组的网络名称。 或者您可以使用文本编辑器编辑.ucf文件 创建一个约束，如： TIMEGRP“FIRST_FLOPS”= FFS（“* first_stage *”）; TIMESPEC TS_FIRST_FLOPS =从“FIRST_FLOPS”到“FFS”3.0 ns; 请注意，如果您尝试使用通配符在约束编辑器中输入组约束， 约束编辑器将该组扩展为其各个元素。 然后，如果你添加 或从设计中删除“first_stage”网络，约束将尝试匹配不存在 元素或未能涵盖所有元素。 在.ucf中使用通配符可以扩展到 每次在设计上运行translate（ngdbuild）时都要完成。 - Gabor - Gabor |
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我已经在时序收敛用户指南中读到了这一点
跨时钟域路径具有两个不同的时钟用于源和目标同步元素。 一个时钟驱动源。 如果源时钟周期约束与目标时钟周期约束相关，则目标时钟周期约束涵盖跨时钟域分析.Xilinx建议通过周期约束来关联时钟。 通过这样做，分析适当地包括跨时钟域路径。如果时钟不相关，则不分析交叉时钟域路径。 Xilinxrecommends使用From：To或Multi-Cycle约束将其标记为虚假路径，或者将其标记为多循环路径。 我如何关联时钟以使该工具能够分析时钟域交叉并将同步链分析为同步链而不是正常移位寄存器。 另外，关于定义跨越时钟域的信号的定时组，我有很多信号和总线在两个方向上跨越时钟域！ 我应该为每个信号设置约束吗？ 对不起我最后评论你不明白我怎么能这样做!! 提前致谢， 阿姆鲁 |
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如果您有一个跨越时钟域的总线，那么您应该只使用内置FIFO（例如FIFO_DUALCLOCK_MACRO），它们支持独立的读/写时钟。
如果您还不知道这一点：如果您使用两条或更多条线路穿过时钟域，则无法假设各个信号之间存在固定的相关性（例如：所有信号在同一周期内到达目标域） 没有进一步的预防措施 所以，除非你的BRAM很低，否则使用内置的FIFO。 - 阿德里安 请在询问之前先查询您的问题。如果有人回答您的问题，请在“接受为解决方案”标记该帖子。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的星）。 |
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阅读博客部分中的Timing Constraint博客可能是个好主意
这些论坛。 从工具的角度来看，如果工具可以将它们追溯到公共源，则时钟是“相关的”， 例如，单个输入时钟驱动多个DCM输出。 不考虑外部时钟 即使它们共享相同的PERIOD值，也与彼此相关。 创建FROM：TO约束 对于跨时钟域路径，首先使用TNM_NET为每个时钟创建时序组 然后使用FROM：TO样式约束来约束路径。 建议跨时空 约束使用“DATAPATHONLY”属性来避免大量的保持时间错误。 一个例子： ＃系统时钟100 MHzNET“sys_clk”TNM_NET =“sys_clk”; TIMESPEC“TS_sys_clk”= PERIOD“sys_clk”10 ns HIGH 50％;＃以太网时钟125 MHzNET“clk_125”TNM_NET =“clk_125”; TIMESPEC“TS_clk_125”= PERIOD“ clk_125“8 ns HIGH 50％;＃时钟交叉路径需要较短的两个周期TIMMESPEC”TS_sys_to_125“= FROM”sys_clk“TO”clk_125“8.0 ns DATAPATHONLY; TIMESPEC”TS_sys_to_125“= FROM”clk_125“TO”sys_clk“8.0 ns DATAPATHONLY; 请注意，亚稳态保护与跨时钟域路径无关，而与之相关 从目标时钟域的第一个触发器到第二个触发器的路径。 那些失败 通常会被目标域的PERIOD约束所覆盖，但您需要 在该路径中额外松弛以覆盖第一个翻牌输出上可能的亚稳态延迟。 该 在该路径中更松弛，亚稳态延迟超过松弛的可能性越小。 该 在确定路径延迟时，工具不考虑亚稳态延迟。 这也是 值得注意的是，亚稳态延迟确实没有上限，但是 随着延迟的增加，超过特定延迟的概率会很快下降。 - Gabor - Gabor |
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只有小组成员才能发言，加入小组>>
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