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电子发烧友论坛|
大家好，
我的项目只有一个来自FPGA外部的clk。 我将它分配给GCLK引脚。 该引脚是否自动连接到IBUFG？ 就我而言，当我将DCM与核心生成器一起使用时，它将生成一个IBUFG。 那是： GCLK - > IBUFG - > DCM - > BUFG。 然后时钟可以进入全局时钟网络。 如果我不使用DCM，是GCLK - > IBUFG - > BUFG还是其他？ 谢谢。 最好的祝福。 
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您使用了术语GCLK，但这只是一个标签，而不是设备中的元素。
这是新用户常见的误解。 在您的系统中，您将拥有一个外部时钟（这可能是由单端IO标准，如LVCMOS25或差分IO标准，如LVDS），必须作为FPGA的输入。 由于时钟需要特殊处理以确保所有端点的总延迟和偏移很低，因此每个FPGA都有专用的路由和时钟元件（DCM，PLL，MMCM，BUFG等），以满足这些需求。 在网表中使用IBUFG / IBUFGDS或IBUF / IBUFDS之间实际上没有区别。 这两个名称仅出于遗留原因而存在，并且为了向读者强调该时钟必须仅在某些引脚上，文档将使用IBUFG或IBUFGDS元素来强化该消息。 每个FPGA系列都有一个引脚分配用户指南，记录了哪些IO必须用于时钟输入，以便能够使用IO中的专用布线资源到器件中的时钟元件。 具有时钟功能的IO引脚名称包括“GC”，“CC”，“MRCC”或“SRCC”的名称，用于描述设备中的连接。 有关这些引脚之间差异的更多信息，请参见FPGA系列引脚分配和时钟用户指南。 如果您需要DCM / PLL / MMCM来消除时钟插入延迟或生成其他频率，则连接应为： 时钟端口 - > IBUFG - > DCM - > BUFG 如果你不需要这个，那么你可以使用更简单的： 时钟端口 - > IBUFG - > BUFG 时钟端口需要添加一个LOC约束，以放入正确的“GC”类型IO引脚。 例如，在您的UCF文件中 NET“clock_port”LOC = AA11; ------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
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