请问如何在没有静态路由的情况下生成部分比特流？

嗨，大家好，
我正在使用zynq7000上的动态部分重配置，但我有些疑惑。
假设我有一个简单的设计，FPGA内部只有一个可重新配置的插槽，我想在可重新配置的插槽中加载2个可配置的模块。
这些tworeconfig。
模块是简单的led移位器，一个是左移，另一个是右移。
静态部分只是处理系统（因此除了一些缓冲区之外，FPGA几乎是空的）。
在部分可重新配置的设计中，我需要在不同的步骤中合成静态部分和可重新配置的模块。
之后，我可以执行实现和位生成，该工具将创建完整和部分比特流。
通过这种方式，我将得到4个比特流，两个部分（每个可重新配置模块一个比特流 - 让我们称之为BIT_A）和两个完整（一个比特流，左移reconfig。模块加载在可重新配置的插槽内，一个带有移位 -
右侧模块加载在可重新配置的插槽内）。
部分设计正常工作，我能够通过PCAP接口加载FPGA中的部分比特流。
此外，我解码了左移部分比特流，并尝试将其分成两部分，以便分两步下载到FPGA中。
我尝试了不同的切割，现在我可以将这两个部分存储在不同的存储位置，并将整个可重配置模块加载到FPGA内部。
然后我尝试修改静态部分添加一些GPIO外设。
然后我再次合成了静态部分和可重构模块。
之后，实现和我得到了其他4个比特流，两个部分（让我们称之为BIT_B）和两个完整。
我还切换了新的左移比特流。
在这个新设计中，我能够在FPGA内部加载所有非切片的部分比特流，但是我无法加载切片的部分比特流。
当我尝试加载切片比特流时，PCAP不会返回错误标志，但LED会继续向旧方向移动。
似乎PCAP忽略了数据。
所以，我试图调查比特流：
我期望BIT_A = BIT_B，但它们不是，即使我没有更改可重配置模块。
我以为是reconfig的合成。
模块不依赖于静态部分（但可能是我错了）。
也许BIT_A和BIT_B之间的区别取决于实施阶段。
可能在第二次尝试中，该工具在可重新配置的插槽内部路由一些静态连接，这就是BIT_A和BIT_B不同的原因。
这是对的吗？
我写错了吗？
有没有办法避免工具在可重新配置的插槽内路由静态连接？
对于这个大帖子我很抱歉。
我希望有人会帮助我！
万分感谢！
恩里科罗西