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你好，
我是新的virtex 4设计师。 有人可以告诉I / O和时钟区域之间的关系。 这可能是一个时钟能够i / o驱动多个BUFIO和更进一步的BUFR？ 提前致谢。 求爱 
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2个回答
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呜，
我建议您打开FPGA_Editor工具，使用您感兴趣的部分，并尝试手动连接它。 如果可以，那么也可以推断（通过合成HDL）。 如果你不能，那么没有多路复用器可以做你想要的。 你为什么要把一个信号放在一个全球时钟上（到达所有东西）并把它放在一个区域时钟上？ 那是浪费资源。 -Austin Austin Lesea主要工程师Xilinx San Jose |
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>我是新的virtex 4设计师。
有人可以告诉I / O和时钟区域之间的关系。 如果您刚刚开始，您可能需要查看适合您设计的较新器件系列（Virtex6，Virtex5）。 无论如何，在Virtex4中，每个IO组（中心IO组除外）跨越两个时钟区域（请参阅ADEPT附带的电子表格）。 >这可能是一个时钟能够i / o驱动多个BUFIO和更进一步的BUFR？ 不，你为什么要这样做？ 干杯，吉姆 virtex4_lx60ff668.xls 120 KB |
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