如何设计Virtex 5 VLX50？

好的，成功。
对于drjohnsmith：我认为实例化ODDR迫使它进入IOB。
通过使用以下用于RAM和输出缓冲区的代码片段，我能够使用所有默认选项来编译和满足时序。
CLK是360 MHz。
列出的属性和每个模块中的流水线量是使设计满足时序所需的最小值。
高速记忆：
图书馆IEEE;
使用IEEE.STD_LOGIC_1164.ALL;
使用IEEE.STD_LOGIC_ARITH.ALL;
使用IEEE.STD_LOGIC_UNSIGNED.ALL;
实体hsmem是
港口 （
clk：在std_logic中;
我们：在std_logic;
addr：在std_logic_vector中（4 downto 0）;
din：在std_logic_vector（7 downto 0）;
clkb：在std_logic中;
addrb：在std_logic_vector中（4 downto 0）;
doutb：out std_logic_vector（7 downto 0）
）;
结束hsmem;
建筑行为的hsmem是
type ram_type是std_logic_vector的数组（31 downto 0）（7 downto 0）;
信号RAM：ram_type：=（31 downto 0 => X“00”）;
signal pipe_reg：std_logic_vector（7 downto 0）;
signal pipe_addrb：std_logic_vector（4 downto 0）;
开始
- 写端口
过程（clk）
开始
如果rising_edge（clk）那么
如果我们='1'那么
RAM（conv_integer（地址））
基本输出缓冲区：
图书馆IEEE;
使用IEEE.STD_LOGIC_1164.ALL;
使用IEEE.STD_LOGIC_ARITH.ALL;
使用IEEE.STD_LOGIC_UNSIGNED.ALL;
图书馆UNISIM;
使用UNISIM.VComponents.all;
实体simple_obuf是
港口 （
clk：在std_logic中;
din：in std_logic;
invert：在std_logic中;
dout：out std_logic
）;
结束simple_obuf;
体系结构simple_obuf的行为是
信号dina，dinx：std_logic;
属性equivalent_register_removal：string;
属性equivalent_register_removal of dina：signal is“no”;
dinx的属性equivalent_register_removal：signal是“no”;
属性shreg_extract：string;
属性shreg_extract of dina：signal is“no”;
属性shreg_extract of dinx：signal是“no”;
属性iob：string;
属性iob of dinx：signal为“TRUE”;
开始
OBUF_SIMPLE：OBUF
端口映射（O => dout，I => dinx）;
过程（clk）
开始
如果rising_edge（clk）那么
迪娜
基本ODDR缓冲区：
图书馆IEEE;
使用IEEE.STD_LOGIC_1164.ALL;
使用IEEE.STD_LOGIC_ARITH.ALL;
使用IEEE.STD_LOGIC_UNSIGNED.ALL;
图书馆UNISIM;
使用UNISIM.VComponents.all;
实体simple_obuf是
港口 （
clk：在std_logic中;
din：in std_logic;
invert：在std_logic中;
dout：out std_logic
）;
结束simple_obuf;
体系结构simple_obuf的行为是
信号dina，dinx：std_logic;
属性equivalent_register_removal：string;
属性equivalent_register_removal of dina：signal is“no”;
dinx的属性equivalent_register_removal：signal是“no”;
属性shreg_extract：string;
属性shreg_extract of dina：signal is“no”;
属性shreg_extract of dinx：signal是“no”;
属性iob：string;
属性iob of dinx：signal为“TRUE”;
开始
OBUF_SIMPLE：OBUF
端口映射（O => dout，I => dinx）;
过程（clk）
开始
如果rising_edge（clk）那么
迪娜
希望这将有助于处于类似情况的其他人。
在原帖中查看解决方案

看一下SHREG_EXTRACT约束的XST约束指南。
您可以
有选择地将它应用于寄存器以防止它们被吸入移位寄存器。
也许这将有助于您的流水线工作。
约翰普罗塞纳

您还可以使用重置项定义管道寄存器
将阻止使用SRL并需要织物触发器。
process（hs_clk_bufg）如果rising_edge（hs_clk_bufg）则开始，然后if（reset ='1'）然后pipelinea'0'）;
pipelineb'0'）;
ODDR_input'0'）;
else pipelinea pipelineb ODDR_input end if;
结束如果;结束过程;
HTH，
的Gabor
- Gabor

成功！
我发现当我将流水线寄存器放在声明分布式RAM的相同代码块中而不是作为RAM之后的信号时，我的所有时序问题都消失了。
我能够消除所有其他KEEP，SHREG_EXTRACT等属性，并且仍然能够快速地满足时序并且具有良好的余量，只有默认选项。
感谢您的帮助，我发现了流水线分布式RAM示例，同时通过XST手册查看了各种更为神秘的属性。

虚惊。
当我将流水线寄存器移入高速存储器VHDL模块时，除了写时钟之外，我忘记添加读时钟（用于流水线寄存器）。
所以，我回来玩属性。
我会报告任何进展。

你好
您是否按照预期检查了您的ODR是否在IOB中？
我认为你可以设置一个IOB = true或类似的属性来标记它，如果这是一个问题。

好的，成功。
对于drjohnsmith：我认为实例化ODDR迫使它进入IOB。
通过使用以下用于RAM和输出缓冲区的代码片段，我能够使用所有默认选项来编译和满足时序。
CLK是360 MHz。
列出的属性和每个模块中的流水线量是使设计满足时序所需的最小值。
高速记忆：
图书馆IEEE;
使用IEEE.STD_LOGIC_1164.ALL;
使用IEEE.STD_LOGIC_ARITH.ALL;
使用IEEE.STD_LOGIC_UNSIGNED.ALL;
实体hsmem是
港口 （
clk：在std_logic中;
我们：在std_logic;
addr：在std_logic_vector中（4 downto 0）;
din：在std_logic_vector（7 downto 0）;
clkb：在std_logic中;
addrb：在std_logic_vector中（4 downto 0）;
doutb：out std_logic_vector（7 downto 0）
）;
结束hsmem;
建筑行为的hsmem是
type ram_type是std_logic_vector的数组（31 downto 0）（7 downto 0）;
信号RAM：ram_type：=（31 downto 0 => X“00”）;
signal pipe_reg：std_logic_vector（7 downto 0）;
signal pipe_addrb：std_logic_vector（4 downto 0）;
开始
- 写端口
过程（clk）
开始
如果rising_edge（clk）那么
如果我们='1'那么
RAM（conv_integer（地址））
基本输出缓冲区：
图书馆IEEE;
使用IEEE.STD_LOGIC_1164.ALL;
使用IEEE.STD_LOGIC_ARITH.ALL;
使用IEEE.STD_LOGIC_UNSIGNED.ALL;
图书馆UNISIM;
使用UNISIM.VComponents.all;
实体simple_obuf是
港口 （
clk：在std_logic中;
din：in std_logic;
invert：在std_logic中;
dout：out std_logic
）;
结束simple_obuf;
体系结构simple_obuf的行为是
信号dina，dinx：std_logic;
属性equivalent_register_removal：string;
属性equivalent_register_removal of dina：signal is“no”;
dinx的属性equivalent_register_removal：signal是“no”;
属性shreg_extract：string;
属性shreg_extract of dina：signal is“no”;
属性shreg_extract of dinx：signal是“no”;
属性iob：string;
属性iob of dinx：signal为“TRUE”;
开始
OBUF_SIMPLE：OBUF
端口映射（O => dout，I => dinx）;
过程（clk）
开始
如果rising_edge（clk）那么
迪娜
基本ODDR缓冲区：
图书馆IEEE;
使用IEEE.STD_LOGIC_1164.ALL;
使用IEEE.STD_LOGIC_ARITH.ALL;
使用IEEE.STD_LOGIC_UNSIGNED.ALL;
图书馆UNISIM;
使用UNISIM.VComponents.all;
实体simple_obuf是
港口 （
clk：在std_logic中;
din：in std_logic;
invert：在std_logic中;
dout：out std_logic
）;
结束simple_obuf;
体系结构simple_obuf的行为是
信号dina，dinx：std_logic;
属性equivalent_register_removal：string;
属性equivalent_register_removal of dina：signal is“no”;
dinx的属性equivalent_register_removal：signal是“no”;
属性shreg_extract：string;
属性shreg_extract of dina：signal is“no”;
属性shreg_extract of dinx：signal是“no”;
属性iob：string;
属性iob of dinx：signal为“TRUE”;
开始
OBUF_SIMPLE：OBUF
端口映射（O => dout，I => dinx）;
过程（clk）
开始
如果rising_edge（clk）那么
迪娜
希望这将有助于处于类似情况的其他人。