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4个回答
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我会从这里开始：
％XILINX_EDK％硬件 XilinxProcessorIPLib pcores 例如 ％XILINX_EDK％硬件 XilinxProcessorIPLib pcores opb_ddr_v2_00_c HDL VHDL 它将引用我提到的第一个目录中的其他核心... 祝你好运， BT ==编辑 顺便说一句，这类问题可能更适合“EDK和Platform Studio”板以供将来参考......;） 消息由timpe于07-16-2009 12:50 PM编辑 在原帖中查看解决方案 |
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非常感谢您的帮助！
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乐意效劳。
值得一提的是，CoreGen中的MIG（存储器接口生成器）内核可生成各种内存核心。 这是大多数人在没有嵌入式处理器的设计中用于存储器接口的原因。 与大多数CoreGen核心不同，这个核心输出直接HDL而不是网表。 可能值得独立运行CoreGen（例如，不是从ProjNav中运行）并生成核心，查看数据表，并检查核心的输出。 这也是内存接口方法的一个很好的总结： http://www.xilinx.com/support/documentation/application_notes/xapp802.pdf（内存接口应用笔记概述） BT |
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只有小组成员才能发言，加入小组>>
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