完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
我试图找出部分重配置的配置架构。
从我之前使用Virtex-5 FPGA的工作开始，帧将跨越时钟区域的垂直切片。 但是，我找不到任何类似的Virtex-7文档。 我找到的只是configuraiton指南（UG470）。 有5个位对应于行，16个对应于列，7个对应于次要地址。 但是使用了每个位的数量，是否有类似于xapp216或xapp151的文档，但是对于virtex 7设备？ 
0
|
|
相关推荐
6个回答
|
|
|
H，
部分配置完全改进，现在支持工具（Planahead，ISE版本12，我相信，第一个版本支持PR）。 您不再需要在新支持的流程中下载详细信息。 Austin Lesea主要工程师Xilinx San Jose |
|
|
|
|
|
好的，这很好，但是我可以制作分区的最小尺寸是多少。
如果我将分区变小，或者分区是否破坏了框架，PlanAhead会标记警告吗？ 什么是类型1帧寄存器10011或11111（文档中未标识）？ 什么是命令10010？ |
|
|
|
|
|
|
|
|
|
|
|
对不起双重帖子但是当我回复我自己的帖子时，你可能不会收到我的帖子的通知。
我还有几个问题： 如果我没有选择在Gernerate Programming FIle Options中启用AES解密器，为什么启用AES解密器？ 安全位也是如此，表示写入和读取都被禁用。 在回复你以前的帖子时，我想我应该假设这些是保留的，因此为什么不报告它们。 |
|
|
|
|
|
|
|
|
|
|
|
你能告诉我virtex 7 485T的框架中有多少个单词？
|
|
|
|
|
只有小组成员才能发言，加入小组>>
2369 浏览 7 评论
2785 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2253 浏览 9 评论
3328 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2419 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
741浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
529浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
342浏览 1评论
746浏览 0评论
1947浏览 0评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
1118
评论
淘帖
2880
