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如果您让我们知道您正在使用哪个FPGA会有所帮助，但通常如果您不使用IOB触发器来捕获输入，则路由延迟将比I / O类型与输入引脚产生更多的时序差异。
如果您使用的FPGA在仅输入引脚上具有较低的电容，您可能还需要检查电容性负载的影响。 - Gabor |
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嗨，
我们的目标是V4-SX或SP3-DSP-1800A设备。由于某些PCB限制，我们必须 使用IO和仅输入引脚与我们的一个连接器板上。 由于来自此连接器的信号来自总线，我们将确保所有信号在PCB上具有相同的走线长度。 因此，通过考虑上述情况，在FPGA内部的总线到达不同位时会出现任何不匹配。 我们很可能会在IOB触发器中注册输入，但是这个规范。 可能会改变。 所以为了更加安全，我想知道这一点。 谢谢 PRASHANT |
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查看输入时序差异的最佳方法是通过工具运行设计，并查看时序报告末尾的数据表报告。
但是，如果你正在使用IOB触发器和全局时钟路由，那么当IOB彼此靠近时，偏差应该非常小，在10皮秒内。 这种情况下的偏差主要来自时钟路由，除非你在触发器D之前打开IOB中的延迟元件。由于电容负载引起的传播差异，这对于V4来说不是问题，因为输入和 I / O电容是相同的。 对于Spartan 3A，数据表再次仅显示输入电容为3 - 10 pf的一个值。 除非您使用菊花链连接多个FPGA，否则这应该只会在时序上产生非常小的差异。 您没有提到数据速率或偏差预算。 输入时序偏差也可能取决于IO标准。 对于像LVDS.HTH，Gabor这样的差分标准，它应该是最小的 - Gabor |
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