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你好。
我是在FPGA上设计系统的初学者。 我的fpga是XC7K325T -2 FFG900（knitex - 7系列） 我想计算基本15位2输入加法器的逻辑延迟。 如果我能检查AND门或OR门的延迟等，我想我可以知道加法器的延迟。 我检查了我的FPGA模型的数据表，但我找不到任何有关它的信息。 你可以帮帮我吗？ 
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3个回答
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嗨@ kbj1213，
在7系列FPGA中，可以使用以下方式实现加法器： - >可配置逻辑块 - >或DSP48块 因此，您需要检查Kintex-7数据表中这两个块的延迟。 您可能想看到关于CLB的这个视频（链接）和关于DSP48的这个视频（链接） 查看加法器延迟的简单方法是在vivado中实现它并检查timimg报告。 问候， 弗洛朗 FlorentProduct应用工程师 - Xilinx威廉希尔官方网站 支持EMEA ------------------------------------------ -------------------------------------------------- ----------------------------不要忘记回复，kudo，并接受作为解决方案。 在原帖中查看解决方案 |
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嗨@ kbj1213，
在7系列FPGA中，可以使用以下方式实现加法器： - >可配置逻辑块 - >或DSP48块 因此，您需要检查Kintex-7数据表中这两个块的延迟。 您可能想看到关于CLB的这个视频（链接）和关于DSP48的这个视频（链接） 查看加法器延迟的简单方法是在vivado中实现它并检查timimg报告。 问候， 弗洛朗 FlorentProduct应用工程师 - Xilinx威廉希尔官方网站 支持EMEA ------------------------------------------ -------------------------------------------------- ----------------------------不要忘记回复，kudo，并接受作为解决方案。 |
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哦，这是一个永恒的问题，
X在X FPGA中有多快。 曾几何时，在有固定路线和延迟的PLD时代，这是可能的。 但FPGA是不同的。 你有输入和输出块（IOB），它们具有不同的时序，取决于你用它们做什么， 在FPGA内部，你有不同的做事方式，甚至像柜台一样简单。 如果在LUT，BRAM，进位链或DSP模块中进行，即使其布局为水平或垂直。 在FPGA中，你以相反的方式做事， 你做了一个电路，并添加约束，例如你想要时钟的速度， 然后，工具将设计适合设计，并且要么满足要么不能调整， 如果它符合时间要求，你得到的分数可以归结为你有多少备用， 但随后有趣的开始， 当设备变得更加饱满时，优化器可以更加努力地适应事物，并且时间可以变得更快或更慢。 您可以尝试查看IP内核中的示例，它们具有针对不同设备打印的预期频率， 芯片的营销材料也有数字，但是带上一小撮盐，陈述的营销速度的1/4很容易，营销速度的1/2应该能够跟随风和大量的 运气。 |
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