完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
嗨，
我正在Virtex超级设备上测试MIG超级内存控制器（版本2.1）。 从LED指示，控制器在电路板上正常工作。 但由于以下错误，我无法从PHY内的Microblaze核心看到任何校准状态信号： 信息：[Labtools 27-1434]器件xcvu095（JTAG器件索引= 0）的编程设计中没有支持的调试内核。警告：[Labtools 27-3123]未检测到调试集线器内核 用户扫描链1或3.分辨率：1。确保连接到调试集线器（dbg_hub）内核的时钟是一个自由运行的时钟并且处于活动状态OR2。 使用-e“set xsdb-user-bscan”手动启动hw_server以检测用户扫描链2或4处的调试集线器。要确定用户扫描链设置，请打开已实现的设计并使用：get_property C_USER_SCAN_CHAIN [get_debug_cores dbg_hub]。 由于这是在论坛上多次报告错误，我已经检查了所有以前的解决方案并总结如下： 1. debug_hub正确计时 - 我已将此时钟连接到LED以确认这一点 2.调试集线器核心存在于USER_SCAN_CHAIN'1'的实现设计中 3. JTAG时钟频率低于debug_hub时钟 任何人都可以帮我调试这个吗？ 
0
|
|
相关推荐
8个回答
|
|
|
最后我发现了这个问题。
Vivado硬件管理器与用于创建项目的Vivado设计套件版本之间存在版本不匹配。 我本地计算机上安装的硬件管理器是2015.3，而项目是使用vivado 2016.4在服务器上创建的。 我从没想过这会成为一个问题，因为比特流已成功加载到FPGA。 @Xilinx请明确警告。 可能会有一个警告说明版本差异。 谢谢大家的建议。 谢谢， 迪帕克 在原帖中查看解决方案 |
|
|
|
|
|
@deepakmmathew
我和Zynq合作。 如果我使用来自Zynq的时钟用于ILA，我必须先将其初始化。 我通常会收到消息，因为.bit下载在我有机会启动Zynq之前完成。 但在我初始化Zynq（通过SDK）之后，我刷新硬件管理器上的目标并解决了“无时钟”问题。 希望您可以在配置中执行类似的操作。 Avi Chami MScFPGA网站 |
|
|
|
|
|
|
|
|
|
|
|
嗨@deepakmmathew
您是否正在将MIG ui_clk输出驱动到调试集线器？ 如何驱动MIG IP内核的sys_clk和sys_rst输入？ sys_rst是否正确断言和取消断言？ 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） |
|
|
|
|
|
嗨@ vemulad，
是。 dbg_clk，与MIG相同，ui_clk连接到调试集线器。 sys_clk和sys_rst已正确分配，因为设计在电路板上正常工作。 电路板LED指示灯表示。 但是，我插入的调试信号和Microblaze状态信号（PHY）都不起作用。 |
|
|
|
|
|
嗨@ deepakmmathew，
是VCU108主板吗？ 如果是这样，请尝试使用可配置的mb示例设计并将ILA插入其中，看看您是否仍然看到了这个问题？ 尝试使用自由运行时钟，看看问题是否仍然存在。 时钟的频率是多少？ 谢谢，Arpan ----------------------------------------------- - - - - - - - - - - - - - - - - - - - - - - - -请注意- 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。感谢Kudos .-------------------- -------------------------------------------------- ------------------------ |
|
|
|
|
|
你好@ deepakmmathew
HW管理器中MIG的状态是什么？ 校准是否成功？ 谢谢，迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题，请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子，考虑给它Kudos（左边的明星） |
|
|
|
|
|
最后我发现了这个问题。
Vivado硬件管理器与用于创建项目的Vivado设计套件版本之间存在版本不匹配。 我本地计算机上安装的硬件管理器是2015.3，而项目是使用vivado 2016.4在服务器上创建的。 我从没想过这会成为一个问题，因为比特流已成功加载到FPGA。 @Xilinx请明确警告。 可能会有一个警告说明版本差异。 谢谢大家的建议。 谢谢， 迪帕克 |
|
|
|
|
只有小组成员才能发言，加入小组>>
2427 浏览 7 评论
2828 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2295 浏览 9 评论
3377 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2467 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
1264浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
591浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
455浏览 1评论
2009浏览 0评论
735浏览 0评论
/7 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
4758
评论
淘帖
1776
