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汇编中加载数据用的是LDW，5个cycle之后就会到达寄存器，并没有体现出缓存命中率的问题。
LDW是固定5个cycle，请问缓存命中率低，带来的延迟体现在什么地方？ 难道是LDW之前，有什么延迟吗？ 
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5 个讨论
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lifei639156 发表于 2020-5-25 10:09 请问 如果5 cycle后数据到不了寄存器，是不是LDW之后的代码也停止执行，直到数据到了寄存器？ |
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lifei639156 发表于 2020-5-25 10:36 非常感谢！ 请问如果每次都从内存中加载的话，一个LDW大概会被stall多少个cycle？ |
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这就取决于什么位置的内存了。 比如L1 Cache/RAM， L2 CACHE/RAM， ShareRAM, DDR都不一样。有兴趣可以实际测一下，比5个cycle多出来的就是memory access stall的时间。 http://processors.wiki.ti.com/index.php/Main_Page Think Over Before Asking. http://www.catb.org/~esr/faqs/smart-questions.html#goal |
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