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你好，
我目前正在尝试将我的SIMULINK模型集成到KINTEX 7（70T）FPGA中。 我在Vivado和Simulink都很新。 不幸的是，在通过Simulink（HDL编码器）生成HDL代码并在vivado中进行合成之后，我最终得到了1110％的LUT使用率和492％的FF使用率。 我再次对此不熟悉，因此没有包含任何约束文件。 我的LUT使用率或FF使用率是如此不合理地高吗？ 谢谢， 丹尼尔杨 
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5个回答
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好吧，听起来你到目前为止已经做好了一切。
我对Simulink并不是很熟悉，但有可能它试图在一个周期中做太多事情吗？ 对于具有图像处理算法（特别是在HDL代码中）的初学者来说，常见的问题是它们意外地告诉工具在一个时钟周期内处理整个图像。 由于图像往往是几百万像素，这不起作用 - 无论如何它都是毫无意义的，因为无论如何它们都无法将数据输入或输出芯片。 如果您已经在Vivado中打开了设计，那么一旦完成合成，您就可以看到资源的使用位置。 在Flow Navigator面板（屏幕左侧）中，您将看到一个名为Synthesis的部分，以及一个名为Synthesized Design的子部分。 展开它，然后单击“报告利用率”。 然后在出现的“利用率”框中，您应该能够扩展设计层次，并确切了解占用所有空间的内容。 |
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@ dy7886关于图像处理的部分只是一个例子。
在FPGA中，很容易意外地要求工具在一个时钟周期内处理整个数据集，而不是在一个时钟周期内处理数据集的一个元素。 显然，对于大型数据集 - 如图像 - 这种错误往往会导致过多的资源消耗。 LUT是FPGA上的主要逻辑资源，因此可以实现高LUT逻辑利用率。 LUT可以用作存储器，但是有专用的存储器资源（以块RAM的形式），所以通常你会在这里看到非常小的值。 你能从报告中发布确切的数字吗？ 过滤器是否使其他所有东西相形见绌，或者所有块都非常庞大？ |
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你好，
谢谢您的回复。 我的问题略有不同。 我能够将LUT从1100％减少到> 200％，FF减少到600％ - > 140％。 我注意到LUTRAM / BRAM / BUFG的使用率非常低（每个不到10％）。 是否可以通过使用更多LUTRAM / BRAM / BUFG来减少LUT？ 谢谢！ |
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丹尼尔 - 几个问题：
您是否正在使用HDL Coder中可用的任何优化？ 您是从头开始构建模型，还是从一个示例HDL实现开始？ 就像您编写C代码（如果目标是PC或嵌入式处理器）不同，您需要了解如何构建模型以确保可以生成最佳HDL代码。 MathWorks提供了一个培训课程，可以从您可能感兴趣的模型中生成高效的HDL代码。您还可以在http://www.mathworks.com/products/hdl-coder/code-examples.html中找到其他工作流程示例。 |
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