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电子发烧友论坛|
大家好，
我是Zynq开发的新手，所以我感谢您在此论坛中提供的任何提示。 为了有效地迭代我的自定义逻辑，我更喜欢将带有processing_system7和AXI互连的BD实例化为我的顶层设计，然后在Verilog中管理其余的设计。 但是，我遇到了硬件切换流程的问题。 UG1138说“小心！ Vivado硬件切换流程仅支持单个框图和独立的多框图设计。 它不支持RTL，参考框图和相关的多块图设计“ 这个论坛说你不能混合使用VHDL / BD ... https://forums.xilinx.com/t5/Embedded-Development-Tools/Vivado-2014-2-can-t-export-to-SDK/td -p / 480754 这篇论坛帖子建议努力减少维护定制设计作为IP的繁琐程度，但仍遵循单一顶级BD的方法... https://forums.xilinx.com/t5/Design-Entry/Mixing -Verilog-和模块的设计/ MP / 677181＃M10396 该论坛帖子建议atop-level verilog可以使用PS实例化IPI-BD ... https://forums.xilinx.com/t5/Design-Entry/Mix-legacy-HDL-with-block-design-for- ZYNQ / MP / 678022 /高亮/真＃M10415 然而，这最后一个论坛帖子与UG1138中的陈述相矛盾。 事实上，如果我尝试这个我无法成功构建我们的petalinux软件包。 一个线索是pl.dtsi文件为空。 我的问题如下： 1. Vivado是否仍然认为硬件切换流程仅支持单个框图？ 2.如果没有，是否有任何解决方法可以支持混合Verilog / BD设计方法而无需在IP中打包自定义逻辑？ 谢谢！ 克拉克 
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4个回答
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克拉克
我们厌恶与BD相关的所有内容，并且不使用任何相关内容。 我们使用并提倡用于FPGA中所有IP的“Just The RTL”流程。 我们的Zynq MpSOC设计仅适用于RTL，可用于构建PL FPGA逻辑。 对于PS端和SW的切换并导出到SDK - 我们仍然在努力解决这个问题 - 我们根本不关心任何Xilinx解决方案。 就目前而言，我的Xilinx A.E.刚刚创建了一个虚拟的，裸露的基本BD设计 - 我认为所需要的只是占用一些时钟线以使工具开心。 我们使用它来导出PS用于PS侧配置，以及FSBL创建等用于SW。 如果您需要更多详细信息，请告诉我，我可以填写。 - 标记 |
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@markcurryhow你管理跨各种互连的奴隶的地址分配？
BD做得很好的是地址编辑器。 此外，BD编辑器允许使用正确的中断连接，地址等生成PL设备树。我很想知道如何替换这些功能。 从PS获取FSBL显然是微不足道的。 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 |
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我们的Slave地址是通过SystemVerilog中的结构化参数处理的 - 一些片段：
cfg.IC_M_CFG = ic_m_cfg_init （ .name_arg（“AXI_Pattern”），//通常仅用于SIM调试消息// ..其他CFG子成员...... .base_addr_arg0（'hd0000000）， .high_addr_arg0（'hd0001FFF） ）; IC_M_CFG结构包含从站连接到axi_interconnect的所有必要信息。 从属定义包含适当的寻址默认值（和其他参数）。 根据需要，顶层设计可以采用默认值（通常）或覆盖。 对于某些从设备，这将包括“起始地址”和用于为特定从设备的多个索引计算多个基地址的间距。 在（任意）axi_interconnect的参数解析期间，我们解析传递的所有输入 - 以检查地址重叠，4K规则和其他验证。 它还计算并设置ID_WIDTHS。 这一切都在Ssytemverilog RTL代码中完成，它易于查看，并且易于调试。 我们认为点击率要好得多。 问候， 标记 |
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谢谢markcurry和muzaffer。
我开始使用带有自定义逻辑的RTL实例的BD，而不是将RTL打包为IP。 它现在已成为一个妥协的妥协，但我仍然希望得到一个全RTL解决方案...... |
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只有小组成员才能发言，加入小组>>
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