完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
我有一个带有2个部分重配置区域的设计,每个区域都有3个不同的子设计(add,sub,mul)。
所以我总共有9个部分配置组合: - 1.添加添加 2.添加Sub 加上穆尔 4.子添加 5.子潜艇 6. Sub Mul 7.穆添加 8. Mul Sub 9. Mul Mul 现在我希望为上述任何一种组合提供完整的比特流(比如Add Add)。 并且我希望部分比特流用于所选择的组合,即添加用于部分区域1和1。 2,Sub for Partial Region 1& 2和Mul用于部分区域1& 所以我将总共有7个比特流(1个全比特流,6个部分比特流)。 目前我如何生成比特流是我为9个配置中的每一个做write_bitsream。 这产生总共9个完整比特流和27个部分比特流(每个配置3个)。 如果每个区域有100个局部区域和100个子设计,这个问题就很严重了! 有没有办法为Partial Reconfiguration设计生成特定的比特流? 谢谢! |
|
相关推荐
3个回答
|
|
Hidohadwala.mohammad@gmail.com
看起来您正在寻找防止生成部分位文件的选项。 从Vivado 2016.1开始,您可以使用write_bitstream的-no_partial_bitfile开关来仅生成完整的设计比特流。 谢谢,迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题,请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子,考虑给它Kudos(左边的明星) 在原帖中查看解决方案 |
|
|
|
Hidohadwala.mohammad@gmail.com
看起来您正在寻找防止生成部分位文件的选项。 从Vivado 2016.1开始,您可以使用write_bitstream的-no_partial_bitfile开关来仅生成完整的设计比特流。 谢谢,迪皮卡.---------------------------------------------- ---------------------------------------------- Google之前的问题 张贴。 如果某人的帖子回答了您的问题,请将帖子标记为“接受为解决方案”。 如果你看到一个特别好的和信息丰富的帖子,考虑给它Kudos(左边的明星) |
|
|
|
|
|
|
|
只有小组成员才能发言,加入小组>>
2284 浏览 7 评论
2697 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2179 浏览 9 评论
3256 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2324 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
592浏览 1评论
1652浏览 1评论
155浏览 1评论
在使用xc5vsx95T时JTAG扫片不成功,测量TDO无信号输出
2305浏览 0评论
624浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2024-8-28 15:50 , Processed in 1.208885 second(s), Total 51, Slave 45 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号