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电子发烧友论坛|
大家好，
根据http://www.xilinx.com/support/documentation/user_guides/ug331.pdf，DDL功能将最小CLKDV频率限制为1M Hz。 如果我想使用外部1K Hz时钟或写入遇到代码将时钟分配到K Hz电平，它会起作用吗？ 第二个问题是如何定义I / O类型，我想使用单个lvcmos3.3V作为I / O标准。 我应该在哪里定义I / O标准？ 在代码中我还是需要将供应跳线改为3.3位置？ 感谢您的帮助！ 
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6个回答
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我刚刚发现约束文件将定义I / O类型。
我不需要任何同步时钟生成，所以我可以直接使用外部K Hz电平时钟，还是可以通过自定义数字分配外部时钟？ 因为数据表显示内置的devider因子限制在1.5到16之间。我可以将deviderinto定制为1 /（2 ^ 8）吗？ |
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您可以查看数据表以获得最低时钟频率输入，或者只需在Coregen中启动时钟向导，然后插入您认为输入和输出所需的值。
如果您已超出输入参数，该工具将发出警告。 祝你好运。 |
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你想用缓慢的时钟做什么？
如果您只是用它驱动一个引脚，您可以使用结构分频到所需的频率（即将其视为信号而不是时钟）。 如果需要使用它来为内部逻辑提供时钟，则可能需要考虑使用时钟使能而不是分频时钟。 例如，如果您希望以输入时钟速率的1/256运行内部逻辑，但也需要以输入时钟速率本身运行某些逻辑，则使用较慢逻辑的时钟使能将允许您来回传输信号 在慢速和快速逻辑之间同步。 如果您对输入频率的时钟没有要求，并且FPGA外部没有与输入时钟同步的信号，那么您可以使用基于结构的分频器，然后使用BUFG来创建频率低的时钟 随你便。 - Gabor |
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嗨，
谢谢你的回复！ 我对最低频率限制感到有点困惑。 我假设如果我们想要降低时钟，由于延迟能力应该有一些限制。 正如你所说，我认为通过逻辑编码，我可以将频率降低到我想要的速度。 感谢您的帮助！ |
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PLL仅在一定范围内工作。
你的频率要求。 您可以更换外部osc。 关于约束。 但是建议使用约束，如果不使用工具则采用默认值。 您需要在ucf文件中编写约束。 详细信息将在您电路板的主ucf文件中提供，请查看电路板主文件ucf文件您必须非常了解用于ucf的ISE流程http://www.xilinx.com/support/documentation/sw_manuals/xilinx14_1/ise_tutorial_ug695。 pdfhttp：//www.xilinx.com/support/documentation/sw_manuals/xilinx14_7/cgd.pdf 谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 |
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