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模块crcc（clk，reset，prbs，dout1，doutx）;
输出[2：0] doutx; reg [2：0] doutx; 输出reg dout1; 输入clk; 电线clk; 输入复位; 电线复位; 输出[2：0] prbs; reg [2：0] t; reg [2：0] s; 整数j; 整数; // 3位prbs生成器始终@（posedge（clk））如果（reset == 1）则s开始s [2] s [1] s [0] end end assign prbs = s; //连接到串行器（并行到串行转换器）的prbs的输出总是@（posedge（clk））开始于（j = 2; j> = 0; j = j-1）开始dout1 = prbs [j]; 结束端//连接到解串器的串行器的O / P（串行端口并行转换器总是@（posedge（clk））如果（reset == 1）开始t count count else else if（count t count end else if if（count ==） 3）开始doutx count t end end endmodule // TEST BENCH模块crcc_tb; // Inputsreg clk; reg reset; // Outputswire [2：0] prbs; wire [2：0] doutx; wire dout1; //实例化单元 Under Test（UUT）crcc uut（.clk（clk）,. reset（reset），。dout1（dout1），。doutx（doutx）,. prbs（prbs））; 初始开始//初始化Inputsclk = 1'b0;永远＃10 clk = ~clk; endinitial begin reset = 1'b1; ＃12 reset = 1'b0; endendmodule 
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4个回答
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- 检查此代码是否可以帮助您。
我可能会试着改变你的设计 图书馆IEEE; 使用IEEE.std_logic_1164.all; 实体序列化器是 港口（ clk：在std_logic中; res_b：在std_logic中; data_in：在std_logic_vector中（31 downto 0）; start：in std_logic; load：in std_logic; 停止：在std_logic中; EN：在std_logic中; data_out：out std_logic_vector（1 downto 0）; valid_b：out std_logic; u_ctrl_b：out std_logic ）; 结束序列化器; 串行器的架构序列化器是 - 缓冲器延迟负载，启动和停止信号。 signal load_bfr1：std_logic; signal load_bfr2：std_logic; signal stop_bfr：std_logic_vector（1 downto 0）; signal start_bfr：std_logic_vector（1 downto 0）; signal start_alt：std_logic; 开始 P1：流程（clk） - 序列化期间保存数据的寄存器。 变量data1：std_logic_vector（31 downto 0）; 开始 如果rising_edge（clk）那么 - 启用（请参阅启用单位） 如果en ='1'那么 - 缓冲一些信号 load_bfr1 谢谢和RegardsBalkrishan ----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 |
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喜
允许100ns的GSR后你能提供刺激吗？ 这如快照中所示。 --hs -------------------------------------------------- --------------------------------------------请注意 - 请注明 如果提供的信息有用，请回答“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢K-- -------------------------------------------------- --------------------- |
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感谢您的评论，我正在检查错误的电子邮件，我将通过
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Tanx很多，测试台包含在代码中。
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