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我想写一个没有时钟激活的RAM代码，其读写操作基于输出使能和读/写信号。但是xilinx无法详细说明何时为此编写代码。可以
你告诉我可以用于合成SRAM CY7B185的方法。 
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9个回答
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你所写的是（至少或多或少）异步RAM的行为描述。
如果你的目标是模拟这个RAM进行模拟（仅），这是很好的，但它不可合成（至少不能合理地合成）。 非同步外部RAM是具有非常特定特征的非常特定的部分。 任何内部FPGA资源都无法合理地模拟该器件的功能。 值得注意的是，它与FPGA中的Block RAM或分布式RAM的功能不匹配（前者实现同步读写，后者实现异步读取的同步写入）。 剩下的是工具尝试在结构逻辑中实现它，可能试图为“RAM”的每个位生成一个锁存器。 这将推断8192x36 = 294,912个独立锁存器并尝试将输出多路复用（或类似的东西）。 这就是该工具永远占用的原因 - 但这不是工具的问题 - 这是你想要做的事情的问题。 Avrum 在原帖中查看解决方案 |
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你好
您正在使用哪种工具以及您在精心设计的阶段中看到的错误是什么。 问候，萨蒂什----------------------------------------------- --- --------------------------------------------请注意 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用的帖子。感谢.-- ---------------------------- --------------------- ---------------------- |
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没有错误，但是当我开始合成它时，我的计算机会挂起无限时间。
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我正在使用Xilinx合成器。
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你所写的是（至少或多或少）异步RAM的行为描述。
如果你的目标是模拟这个RAM进行模拟（仅），这是很好的，但它不可合成（至少不能合理地合成）。 非同步外部RAM是具有非常特定特征的非常特定的部分。 任何内部FPGA资源都无法合理地模拟该器件的功能。 值得注意的是，它与FPGA中的Block RAM或分布式RAM的功能不匹配（前者实现同步读写，后者实现异步读取的同步写入）。 剩下的是工具尝试在结构逻辑中实现它，可能试图为“RAM”的每个位生成一个锁存器。 这将推断8192x36 = 294,912个独立锁存器并尝试将输出多路复用（或类似的东西）。 这就是该工具永远占用的原因 - 但这不是工具的问题 - 这是你想要做的事情的问题。 Avrum |
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您将需要重新考虑您的设计以使用同步威廉希尔官方网站
。
你不能做你正在尝试的事情 - 即使使用外部RAM也是如此。 是的，可能有某种类型的异步RAM部件满足您的使用案例，或者足够接近。 不，您将无法及时从外部RAM获取数据 - 您将至少刻录一个时钟周期，可能在此过程中更多。 事情开始： 什么是样本clk频率？ 什么是可用的处理clk频率？ （他们不必相同）。 其他替代方案（虽然我不建议）在时钟的负边缘处理事物。 问候， 标记 |
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请建议我如何在FPGA中实现这个逻辑。
我们不清楚你想要做什么。 您是否尝试用FPGA替换旧的异步RAM？ 如果是这样，那么它可能是有可能的，但正如@markcurry所说，你将不得不彻底重新思考。 最大的问题是RAM的“访问时间”; 从地址和控制线稳定到数据可用的时间。 如果这是“足够长”，那么你应该能够通过使用一些高速时钟来做到这一点。 使用时钟，您将对输入的地址和控制线进行采样，同步它们（正确 - 需要适当的同步威廉希尔官方网站 ），从Block RAM进行同步读取，然后将结果数据输出到数据引脚上。 这将需要几个（即大约5个）时钟周期。 根据所选的器件，这可能在200MHz下完成。 因此，只有当您尝试更换的RAM的访问时间大于25ns（35ns可能更舒适）时，这才有可能实现。 但是，如果您尝试在FPGA中实现某些功能（我在您的verilog中看到名称“fir”），那么您需要构建解决方案以使用适当的同步威廉希尔官方网站 - 包括规划如何实现存储。 正如我之前提到的，FPGA中的所有存储元件都是同步的 - 因此您需要构建系统以使用同步存储。 好消息是块RAM比任何异步外部RAM都快得多，因此如果您的应用程序曾经使用异步RAM设计，那么在FPGA中同步实现它们应该很容易。 同样，您必须同步工作 - FPGA专为同步系统而设计; 你必须放弃异步设计实践的概念 - 它们在当今的数字世界中已经过时了。 Avrum |
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