完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
我希望S_AXI_TREADY持续高。但它越来越低。模式是Streaming,64b66b,
什么是解决方案? 我没有包括时钟comp。如果我也使用,我得到相同的结果。 |
|
相关推荐
1个回答
|
|
请参阅以下主题:http://forums.xilinx.com/t5/New-Users-Forum/Need-clearification-for-constraint-used-in-aurora64b66b/m-p/635401#M28789
-------------------------------------------------- ----------------------------别忘了回复,给予kudo并接受为解决方案--------- -------------------------------------------------- ------------------- |
|
|
|
只有小组成员才能发言,加入小组>>
2446 浏览 7 评论
2845 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2308 浏览 9 评论
3390 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2485 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
1748浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
621浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
483浏览 1评论
2036浏览 0评论
760浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2025-1-12 04:39 , Processed in 1.324338 second(s), Total 75, Slave 59 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号