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我的目标是实现一个给定的C算法是一个FPGA。
所以，我最近得到了一个Zedboard，目标是实现该算法是PL部分（理想情况下PS中的顶级内容）。 我在FPGA领域和编写VHDL / Verilog方面的经验几乎为0，因此我想就如何解决这个问题提出建议。 这就是我的想法： 1 - 首先，用Vivado HLS转换VHDL中的C代码（我现在有一些经验） 2 - 在Vivado HLS中生成IP核（如果我是对的，请纠正我，但我认为这一步只需按一个按钮） 3 - 将IP内核导入Vivado并： a-生成块设计（这是我最不舒服的步骤，我会很高兴获得一些好的建议，因为算法很复杂且IP核不是基本的） b-合成，实现和生成比特流以对FPGA进行编程 4 - 将比特流导入并阻塞到SDK中，基于此生成板级支持包（BSP）并与Zedboard连接。 顺便说一下，SDK的目标是成为我在Vivado HLS中的测试平台吗？ 即 在计算机中观察Zedboard产生的结果是否为例外情况。 
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2个回答
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是，
你理解这个过程，但魔鬼在于细节。 我将首先介绍您的主板的所有演示设计。 通过这种方式，您可以了解到底发生了什么，通常是什么按钮，以及所有位置。 Austin Lesea主要工程师Xilinx San Jose |
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嗨，请仔细阅读以下链接中提供的教程，以便更好地理解.http：//www.xilinx.com/support/documentation/sw_manuals/xilinx2014_4/ug871-vivado-high-level-synthesis-tutorial.pdf
谢谢，维杰----------------------------------------------- ---------------------------------------------请将帖子标记为 一个答案“接受为解决方案”，以防它有助于解决您的查询。如果一个帖子引导到解决方案，请给予赞誉。 |
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只有小组成员才能发言，加入小组>>
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