[问答]

怎么在一个时钟区域内使用多个时钟频率？

问答对人有帮助，内容完整，我也想知道答案 0 你好，我们的项目打算在一个时钟区域内使用多个时钟频率 - 这些频率不一定是彼此的倍数 - 有时在程序运行时是动态的。 Zynq书中关于如何实现这一点的文档似乎很少; 有人可能会指向另一个资源，其中时钟硬件更多的文档？或者，我很欣赏任何执行类似频率切换的项目示例。谢谢。 0
2020-3-20 10:09:15　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答举报张晓宁相关推荐 • 当逻辑门控无法映射到Vivado中的一个时钟区域时，BUFHCTRL能够复制自身并将逻辑映射到多个时钟区域吗？ 2205 • 为什么PLL需要在不同的时钟区域？ 2554 • 为什么AD17.1.15在进行pcb设计时“在区域内排列器件”无法使用？ 5046 • 在区域内排列器件有时不起作用 1665 • 为什么Alltium在区域内排列器件这个选项用不了？ 3531 • I / O和时钟区域之间是什么关系 816 • 如何在指定区域内一次性更改线宽的大小。。。。 5591 • 级联模式下的Xilinx DCM数字时钟管理器无法满足时序约束 2213 • ad9 有没有删除选中区域内的布线 17568 • 时钟区域中的时钟多于每个时钟区域允许的最大时钟数 1579 2个回答

答案对人有帮助，有参考价值 0 您好，请参阅http://www.xilinx.com/support/documentation/user_guides/ug472_7Series_Clocking.pdf动态模式mmcm如果有帮助。谢谢，Yash

2020-3-20 10:14:37 评论举报张晶晶

答案对人有帮助，有参考价值 0 嗨，我看到你正在使用Zynq并且你有多个时钟频率要求。我认为多时钟频率要求是在Zynq的PL端，我的假设是正确的吗？如果你的要求是PL，它就像在Kintex-7或Artix-7设备上生成多个时钟频率一样好，主要的时钟源是 PL逻辑可以从PS的FCLK中导出.http：//www.xilinx.com/support/documentation/user_guides/ug585-Zynq-7000-TRM.pdfRegards,Achutha -------------------------------------------------- -------------------------------------------请注意 - 请标记答案如果提供的信息有用，请“接受为解决方案”。给予您认为有用并回复导向的帖子。感谢Kudos .------------------------ -------------------------------------------------- --------------

2020-3-20 10:25:12 评论举报李华