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电子发烧友论坛|
嗨，
我认为延迟和吞吐量是一个很大的主题，并且依赖于deisgn 延迟 - 系统接受下一个输入所需的周期数。例如，如果您的设计可以在每个时钟周期接受新输入，但需要10个周期从输入传播到输出，我们将延迟称为10 吞吐量 - 每单位时间产生的结果数。 这是以每单位时间产生的任何内容（I / O样本，记忆词，迭代）为单位来衡量的。 术语“存储器带宽”有时用于指定存储器系统的吞吐量 - 可用时钟/总时钟 请通过以下链接查看ISE报告中的fmax讨论 http://forums.xilinx.com/t5/Timing-Analysis/Finding-the-Max-clock-frequency-from-PAR-Timing-Analysis/m-p/528111#M6905 希望这可以帮助 问候， Vanitha -------------------------------------------------- -------------------------------------------请在发布前进行谷歌搜索， 您可能会找到相关信息。请留下帖子 - “接受为解决方案”，如果提供的信息有用且回复，请给予赞誉 |
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嗨，
是的最大组合路径延迟以某种方式与最大时钟延迟相关。 但是如果你想找到最大时钟频率，你可以在ISE post PAR静态时序报告中找到它 示例快照显示在附件中 谢谢 Shreyas -------------------------------------------------- --------------------------------------------尝试搜索你的答案 在发布新主题之前，在论坛或xilinx用户指南/答复记录中发布问题。 请注意 - 如果提供的信息解决了您的问题，请将答案标记为“接受为解决方案”。给予您认为有帮助且回复导向的帖子给予荣誉（左侧提供的星标）.---------- -------------------------------------------------- ---------------------------------- -------------------------------------------------- --------------------------------------------尝试搜索你的答案 在发布新帖子之前在论坛或xilinx用户指南中发出问题。请注意 - 如果提供的信息解决了您的问题，请将答案标记为“接受为解决方案”。给予您认为有用的帖子给予荣誉（右边提供的星号） 并回复.---------------------------------------------- ------------------------------------------------ |
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嗨，
还有一件事需要提及： 在简单的管道路径中，您的延迟将根据管道的长度而变化，而您的吞吐量将仅取决于时钟频率，因为（在初始延迟之后）将在每个时钟周期之后生成结果。 如果您有带反馈的流水线数据路径，情况就完全不同了。 一切皆有可能。 您的延迟和/或吞吐量可能会根据输入到输入的数据而改变。 例如 FPU可以在几个时钟周期内进行加法，但三角函数需要更多的时钟周期，甚至可以在某个范围内变化。 有一个很好的综合 Eilert |
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嗨，
如果我想增加我的最大时钟频率，那么方法是什么？ 实际上我的最大时钟频率大约是8 MHZ，我想将它增加到至少100 MHZ并且还想增加吞吐量所以你能为我建议一些吗？ 提前致谢。 |
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你好
你是如何推断出最大时钟频率的？ 您的设备是什么，并为您的设计添加了时钟限制。 如果您有大型组合路径，则可以使用流水线操作。 另请看下面的链接。 http://forums.xilinx.com/t5/Implementation/Strategies-to-increase-the-clock-working-frequency/td-p/37438 问候，萨蒂什----------------------------------------------- --- --------------------------------------------请注意 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用的帖子。感谢.-- ---------------------------- --------------------- ---------------------- |
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嗨，
在“计时摘要”最小期间显示最大值。 频率。从这里我们推断最大值。 频率，它是大约8.3mhz所以我问这个问题。我没有使用任何时钟约束。我使用的设备是vertiex 6.我有一个问题，如何在编码中插入流水线？ |
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你好
给出操作所需频率的时钟约束并检查时序报告。 该工具将尝试满足UCF中指定的时序要求。 你应该能够在virtex6中遇到100Mhz。 问候，萨蒂什----------------------------------------------- --- --------------------------------------------请注意 - 如果提供的信息有用，请将答案标记为“接受为解决方案”。给予您认为有用的帖子。感谢.-- ---------------------------- --------------------- ---------------------- |
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嗨，
而S6 / V6设备可以轻松地在100MHz以上的系统时钟频率下工作，有时编码不好会导致设计速度过慢。 虽然在所需的系统时钟周期（或以下）设置时钟约束通常是一个好主意，但我怀疑如果你在HDL代码中描述一些大的组合blob就足以克服出现的问题。 看一下syntesis报告（* .syr文件）。 最后，您会发现许多设计路径。 对于8 MHz，关键路径将非常长，您可以看到设计的哪些部分组合了它们的组合部分以获得此结果 根据设计类型，它可以帮助在逻辑blob后面添加一个虚拟寄存器管道，并希望在启用寄存器平衡时两者正确混合。 （这里有几个关于寄存器平衡的线程） 但是不能保证它对你的情况也有帮助。 我们根本不了解您的设计。 有一个很好的综合 Eilert |
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嗨，
这样的结果表明您的设计中没有或只有一个注册阶段。 关键路径只能在两个寄存器（触发器）之间计算。 仍然应该列出针对最差输入和输出延迟的延迟路径。 您可以分析这些以获得提示，因为没有寄存器，这些是您设计中的实际组合路径。 似乎你仍然创造了一些大的组合blob，它会表现不佳，也可能在某些输出上产生毛刺。 或者您是否有可能创建了锁存器而不是触发器？ 检查综合报告！ 有一个很好的综合 Eilert |
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只有小组成员才能发言，加入小组>>
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