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我想知道我是否可以使用逻辑单元（Spartan 6）的verilog代码，这样我就不必花时间为逻辑单元编写verilog代码。这可以节省我的时间，让我专注于其他
部分内容，因为我有一个很短的时间来完成我的项目。我正在使用Xilinx ISE 12.3和Spartan 6.我需要verilog代码，因为我必须在xilinx ise中生成原理图。 
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2个回答
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嗨，
您不需要为CLB编写代码，它是FPGA的基本构建块，它将基于HDL / Schemtic设计类似FSM，编码器，解码器，计数器等进行推断， 请仔细阅读综合用户指南，HDL概述，编码示例以及如何使用ISE创建和模拟项目。 http://www.xilinx.com/support/documentation/sw_manuals/xilinx14_2/xst_v6s6.pdf http://www.xilinx.com/support/documentation/sw_manuals/xilinx14_7/sim.pdf 请告诉我们您项目的具体目标是什么，以便我们为您提供更多线索。 问候， Vanitha -------------------------------------------------- -------------------------------------------请在发布前进行谷歌搜索， 您可能会找到相关信息。请留下帖子 - “接受为解决方案”，如果提供的信息有用且回复，请给予赞誉 |
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嗨，
您可以将两种类型的代码转换为FPGA上的逻辑 1）实例化 - 您必须在代码中调用原语来执行此操作 2）推理 - 根据您编写的代码逻辑，软件将代码映射到FPGA上的CLB和LUT以及其他原语。 正如在另一篇文章中所述，请查看XST用户指南，了解不同的推理和实例。 如前所述，您无需实例化CLB即可运行代码。 如果您有不同的问题，请告诉我们。 谢谢，AnirudhPS：请将此标记作为答案，以防它有助于解决您的问题。如果帖子引导您找到解决方案，请给予赞誉。 |
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只有小组成员才能发言，加入小组>>
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