[问答]

关于使用verilog设计五级流水CPU时，使用Vivado IP核RAM时，读数据延后一周期的问题

问答对人有帮助，内容完整，我也想知道答案 0 因为参与比赛的原因，比赛要求RAM与CPU所用时钟相同，但这种情况下因为RAM读数据延后一周期，无法立即取指或者取数据，在这种情况下，应该采用何种方式解决呢？ 0
2020-2-23 11:49:32　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × 刘英该类别下有 31 个回答。邀请回答 chenbingjy 该类别下有 27 个回答。邀请回答 yoonssica 该类别下有 22 个回答。邀请回答 houxiaoxiao 该类别下有 17 个回答。邀请回答小萃米该类别下有 16 个回答。邀请回答小工兵该类别下有 16 个回答。邀请回答 Elecfans管家该类别下有 15 个回答。邀请回答薄迪该类别下有 14 个回答。邀请回答我爱妖妖该类别下有 14 个回答。邀请回答言尽于此33 该类别下有 14 个回答。邀请回答 hxing 该类别下有 13 个回答。邀请回答那些年儿ing 该类别下有 13 个回答。邀请回答平漂流该类别下有 13 个回答。邀请回答 1653344032.827400 该类别下有 12 个回答。邀请回答小麦地该类别下有 12 个回答。邀请回答科比如我该类别下有 12 个回答。邀请回答倪love 该类别下有 12 个回答。邀请回答 xiekaboy 该类别下有 12 个回答。邀请回答黄月明该类别下有 11 个回答。邀请回答 tutu1583 该类别下有 11 个回答。邀请回答举报韩锋相关推荐 • 周期信号各峰峰值测量与比较更新 5907 • 请问Altera RAM IP核怎么使用？ 706 • FPGA时序逻辑延后一个周期怎么解决 6520 • 怎么在Vivado HLS中生成IP核？ 3492 • 请问怎么去控制qsys搭建的SDRAM这个ip核 1473 • MPLABX模拟器之间存在哪些周期差？ 2519 • 每个月以15号为节点存储数据 2095 • Vivado生成IP核 2769 • SHT30周期数据采集模式有哪些？ 2381 • 如何通过Quartus II软件生成一个双端口的RAM IP核？ 1527 1个回答

答案对人有帮助，有参考价值 0 没有办法解决，这是同步电路中RAM的特性，必须等待一个边沿q端才能够锁存新的数据

2020-2-29 13:45:49 评论举报昌维