完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
任何人 ？
我们已经使用转换为.svf的.jed编程了我们的芯片。 问题是我们使用vhdl代码丢失了我们计算机上的所有数据，并且我们将代码大约6个月，因此我们忘记了大部分内容。 既然你可以使用项目导航器组装它并创建一个.jed文件，有没有办法反汇编它创建.vhd和.ucf文件？ 谢谢你的帮助 |
|
|
|
|
|
我们使用影响恢复了.jed文件
|
|
|
|
|
|
我无法获取JED文件并转换回设计源。
------您是否尝试在Google中输入问题？ 如果没有，你应该在发布之前。太多结果？ 尝试添加网站：www.xilinx.com |
|
|
|
|
只有小组成员才能发言，加入小组>>
2306 浏览 7 评论
2716 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2197 浏览 9 评论
3278 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2351 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
631浏览 1评论
1682浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
438浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
193浏览 1评论
652浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
3500
评论
淘帖
2946
