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我想知道在PSOC5LP中，UDB能做出多大的设计。我经常使用锡林斯巴伐他汀，但PSOC5非常有趣。从一个UDB到ASIC门能有多大？24 UDB能结合起来做更大的设计吗？
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5个回答
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你好，
您可以查看此应用笔记，以便更好地了解UDB。 HTTP://www. CyPress .COM/OptoSt/Aptudio-NoSe/AN82156PSOCR-3-PSOC-4-PSO-5LP-设计PSOC-CaltoTM TM |
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是的，你可以把UDB结合到更大的设计中。比较：UDB中有2个PLD，每个有4个宏细胞。因此，24 UDB等于192 MCS，这意味着PSOC5比XC95144稍大一点。它的方式比斯巴达或ViTEX FPGA小。
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LISSUSER 1，
1。在PSOC5中使用的WerverVerilog是非常简化的Verilog版本。你不会发现诸如“初始”、“签名”或“算术移位”之类的结构，有用的链接几乎包含了所有关于主题的可用资源： 经线Verilog参考-见附件。 仅仅足够的Verilog用于PSoC®-KBA86336 FAQS-数据路径和Verilog组件的基础 用Verilog实现可编程逻辑设计的AN82250-PSoC®3和PSoC 5LP AN82156-PSoC®3和PSoC 5LP——用UDB数据通路设计PSoC创建者组件 创建基于Verilog的组件KBA86338 PSoC®创建者组件作者指南 2。在PSoC中，UDB数据路径块和PLD单元之间存在区别。PLD可以使用类似FPGA的Verilog语言进行编程。UDB DATAPATAREMODEL（状态机），它是一个著名的可编程Verilog，而是用Verilog语言粘合在一起的。 作为一个例子，attachedbelow ISA测试项目显示区分UDB和PLD模块并显示限制多少24位DDS单元可以被压缩到psoc5。首先，所有可用的UDB的已被用来使用UDB使7xdds32 datapathmodulesand的restremaining PLD SPACE了6x 24位dds24模块完全编写的（没有数据通路的使用）。最大的24位DDS模块，能适应psoc5lp 13。 注：编制项目将需要图书馆：dds24和dds32（附后） CyrWkk.Access 01Y0.ZIP 27.7 K DDS24Max My01-100.Cyrkk.Access 01.Zip 97.6 K 参考文献 363.6 K |
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谢谢。看来，符号生成可能是我最简单的选择，因为我不需要一个非常复杂的设计，但现有的原语使得繁琐的设计。我会尝试一下
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只有小组成员才能发言，加入小组>>
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