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你好
我正在使用atlys主板，我必须在spartan-6上实现ddr2（MT47H64M16-25E）接口，...通过使用MIG及其示例设计，在模拟中一切正常.... 通过注意ddr2接口，例如对于200us，一切都应该处于空闲状态，之后cke变高并且另一个定时事件......现在我对这个定时配置有疑问。 如何将此配置添加到我的设计中以在spartan-6上进行综合和实现？ 我可以在我的FPGA上实现一个测试平台吗？ 一般来说，我有一些关于FPGA和外部设备之间的时序配置的信息（这里是ddr2）...... （附件是ddr2 datasheet） 请指导我...... 非常感谢。 1Gb_DDR2.pdf 2016 KB 
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hellojoelby
对于模拟我使用的sim_tb_top，MIG已经生成....并且它工作正常....它包含时序配置但是为了在板上实现我不知道如何将test_bencth上的时序配置设置为基本代码以便实现 ？ 我使用计数器是真的吗...例如写一个计数器并说clk_in的每个rising_edge直到200us并且在那之后CKE |
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我找到了问题的答案。
现在 我将example_design及其依赖项文件添加到项目中。 它已被合成，实现并生成编程文件 但是当我想在chipcope中看到输出时，没有任何东西！ 没有信号triger，它没有显示任何信号。 这是我的调试功能： -------------------------- ICON核心实例 ------------------------- my_icon_c3：图标端口图（ control0 => c3_control0， control1 => c3_control1）; -------------------------------- ILA核心实例 -------------------------------- my_ila_c3：ila端口图（ control => c3_control0， clk => c3_clk0， data => c3_dbg_data， trig0 => c3_dbg_trig）; ---------------------------------- VIO核心实例 ---------------------------------- my_vio_c3：vio端口图（ control => c3_control1， async_out => c3_vio_out）; -------------------------------------------------- ------- 和 c3_dbg_trig（1 downto 0） 我能做什么？ 请指导我 非常感谢。 |
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