[问答]

VCU108上的MicroBlaze示例无法生成比特流

问答对人有帮助，内容完整，我也想知道答案 0 我的背景：我已经看过很多微型示例，我在Zynq系列芯片上做了一些。我有一个VCU108，我认为我可以通过PCI使用，但这对于这个最愚蠢的人来说已经证明了这一点。 :-) [我有一个计算机科学背景，25年的开发，以及一些较小的FPGA经验]。所以我知道一点，并试图学习。我的目标：所以现在我想切换到我所知道的。我正在寻找使用microblaze环境来构建硬件元素，然后使用SDK编写软件来运行硬件。我的基线设计可以在youtube上找到。 https://www.youtube.com/watch?v=5awHRI898Rg 它使用UART构建一个简单的MB，以显示Hello World。我当前的问题：我正试图映射XDC。我下载了VCU108板的XDC，我想到了以下内容： set_property PACKAGE_PIN BC24 [get_ports“rs232_uart_txd”]; #Bank 94 VCCO - VCC1V8_FPGA - IO_T0U_N12_94 set_property IOSTANDARD LVCMOS18 [get_ports“rs232_uart_txd”]; #Bank 94 VCCO - VCC1V8_FPGA - IO_T0U_N12_94 set_property PACKAGE_PIN BE24 [get_ports“rs232_uart_rxd”]; #Bank 94 VCCO - VCC1V8_FPGA - IO_L1P_T0L_N0_DBC_94 set_property IOSTANDARD LVCMOS18 [get_ports“rs232_uart_rxd”]; #Bank 94 VCCO - VCC1V8_FPGA - IO_L1P_T0L_N0_DBC_94 set_property PACKAGE_PIN E36 [get_ports“reset”]; #Bank 49 VCCO - VCC1V2_FPGA - IO_T1U_N12_49 set_property IOSTANDARD LVCMOS12 [get_ports“reset”]; #Bank 49 VCCO - VCC1V2_FPGA - IO_T1U_N12_49 set_property PACKAGE_PIN R32 [get_ports“clock_rtl”]; #Bank 48 VCCO - VADJ_1V8_FPGA - IO_L11P_T1U_N8_GC_48 create_clock -period 20.000 -name clock_rtl [get_ports“clock_rtl”] set_property BITSTREAM.CONFIG.UNUSEDPIN PULLUP [current_design] 这在实施过程中提供了一系列严重警告。然后我全力评论，警告消失了。这让我想到如果我选择主板，那么在某些时候IP Block Design中的端口会自动进行分配。那是对的吗？在Synthesizinf和Implementing之后，我生成了比特流，我得到以下两个错误： [DRC NSTD-1]未指定的I / O标准：4个逻辑端口中有1个使用I / O标准（IOSTANDARD）值'DEFAULT'，而不是用户指定的特定值。这可能导致I / O争用或与电路板电源或连接不兼容，从而影响性能，信号完整性或在极端情况下导致设备或其所连接的组件受损。要更正此违规，请指定所有I / O标准。除非所有逻辑端口都定义了用户指定的I / O标准值，否则此设计将无法生成比特流。要允许使用未指定的I / O标准值创建比特流（不推荐），请使用以下命令：set_property SEVERITY {Warning} [get_drc_checks NSTD-1]。注意：使用Vivado运行基础结构（例如，launch_runs Tcl命令）时，将此命令添加到.tcl文件，并将该文件添加为执行运行的write_bitstream步骤的预挂钩。问题端口：clock_rtl。和 [DRC UCIO-1]无约束逻辑端口：4个逻辑端口中的1个没有为用户分配特定位置约束（LOC）。这可能导致I / O争用或与电路板电源或连接不兼容，从而影响性能，信号完整性或在极端情况下导致设备或其所连接的组件受损。要更正此违规，请指定所有引脚位置。除非所有逻辑端口都定义了用户指定的站点LOC约束，否则此设计将无法生成比特流。要允许使用未指定的引脚位置创建比特流（不推荐），请使用以下命令：set_property SEVERITY {Warning} [get_drc_checks UCIO-1]。注意：使用Vivado运行基础结构（例如，launch_runs Tcl命令）时，将此命令添加到.tcl文件，并将该文件添加为执行运行的write_bitstream步骤的预挂钩。问题端口：clock_rtl。它们都与colck_rtl相关联。第二个看起来是因为它不受约束到某个位置。这会让我相信我需要在XDC中有一个条目。所以我在这里有点困惑。 0
2019-9-30 10:39:23　　评论淘帖0 邀请回答您可以邀请以下用户，快速回答问题 × asd008 该类别下有 32 个回答。邀请回答 aaaa321 该类别下有 27 个回答。邀请回答 doublelove 该类别下有 26 个回答。邀请回答 vynywrwr 该类别下有 21 个回答。邀请回答 hgjhgd 该类别下有 19 个回答。邀请回答 bwerwer 该类别下有 18 个回答。邀请回答 hanyan533 该类别下有 18 个回答。邀请回答 Jaionm 该类别下有 18 个回答。邀请回答 wang2222222 该类别下有 17 个回答。邀请回答 handsomelchcpp 该类别下有 17 个回答。邀请回答 binro 该类别下有 16 个回答。邀请回答 ningee 该类别下有 16 个回答。邀请回答 wznnzw 该类别下有 15 个回答。邀请回答 myf888 该类别下有 15 个回答。邀请回答 zcy615 该类别下有 14 个回答。邀请回答 wanglinhua2627 该类别下有 14 个回答。邀请回答 guotong1984 该类别下有 14 个回答。邀请回答 yhxc 该类别下有 14 个回答。邀请回答 armortech 该类别下有 14 个回答。邀请回答 60user25 该类别下有 14 个回答。邀请回答举报张婷婷相关推荐 • VCU108 SATA PHY：3个板中有2个时钟不稳定 2172 • 无法在VCU108上运行MIG测试该怎么办？ 1516 • VCU108评估板怎么获得10G sfp的链接 2158 • 使用QSFP28 +光纤环回（VCU108评估板）的配置原因是什么 2185 • 请问有什么东西阻止通过CFP2模块在VCU108上独立使用10个MGT吗？ 2407 • 使用QSFP28 +光纤进行外部环回不能正常工作是为什么？ 1407 • 如何使用Vivado生成特定的部分比特流 3579 • 为什么VCU108电源回路一直卡在一个循环？ 1322 • VCU 108超大规模virtex 7评估板未在vivado_hls板中列出 1027 • 请问我可以在VCU118上使用相同的子卡吗？ 1084 2个回答

答案对人有帮助，有参考价值 0 我想到如果我指定了板子，我就不需要在XDC中定义任何东西。在原帖中查看解决方案

2019-9-30 10:45:09 评论举报郭武莱

答案对人有帮助，有参考价值 0 我找到了一个让我了解这一点的例子。它不像使用Zynq PS那样直接，但它会这样做。 MicroBlaze概述： https://www.youtube.com/watch?v=p3DIKNMlfHM 构建IP块并使用SDK： https://www.youtube.com/watch?v=VjYdNIOyRcE

2019-9-30 11:01:22 评论举报郭武莱