完善资料让更多小伙伴认识你,还能领取20积分哦, 立即完善>
嗨,大家好,
我目前正在创建一个PCIe接口卡,我正处于项目的调试阶段。 我试图监视用户_clkrate的AXI突发。 关于ILA核心和PCIe端点(在VC709上)我有一些问题。 1.当我尝试将user_clk从端点连接到AXI configuredILA的时钟端口时,似乎永远不会出现在硬件管理器中(在调试探针窗口中)。 a)这是否必须对自由运行时钟要求做些什么? b)我使用了缓冲的系统时钟(来自VC709 200Mhz),探头出现在硬件管理器中(即使接口没有被系统时钟计时)。 我设置了触发器(更具体地说是awvalid和wvalid),然后我武装它。 但是当我通过总线发送数据时,它永远不会触发。 我认为综合提出了一个警告,说它删除了user_clk,或者那种性质的东西。 当我切换到系统时钟时,我的负余量从15ps变为-4ns(但它表示0路径失败)。 c)失败的设置时间会导致ILA不触发吗? 我应该设置错误的路径约束吗? 2. ILA能否以200Mhz或250Mhz的工作频率工作? 3. MMCM的输出是否构成一个自由运行的时钟? 因为从ipcorem出来的user_clk源于我相信的PCIe时钟。 4.关于PCIe链路,我应该向ILA提供哪个时钟? 缓冲的PCIe时钟,user_clk或缓冲的sys_clk(使用IBUF_DS输出)? 5.关于配置,chipcope触发器可能触发的可能原因是什么? 感谢您的帮助! |
|
相关推荐
1个回答
|
|
以下链接文档提供了一些有关您的要求的有用信息
http://www.xilinx.com/support/documentation/ip_documentation/axi_pcie3/v1_0/pg194-axi-bridge-pcie-gen3.pdf http://www.xilinx.com/support/documentation/application_notes/xapp1201.pdf http://www.xilinx.com/support/answers/62515.html 请参阅以下视频教程 - > http://www.xilinx.com/training/vivado/axi-pci-express-mig-subsystem-built-in-ipi.htm 仅供参考:以下VC709电路板链接包含所有工厂提供的VC709文档& 示例参考设计 http://www.xilinx.com/products/boards-and-kits/dk-v7-vc709-g.html#documentation _______________________________________________如果有助于解决您的查询,请将此帖子标记为“接受为解决方案”。 因此,它将有助于其他论坛用户直接参考答案。如果您认为该信息有用且面向答复,请给予此帖子称赞。 |
|
|
|
只有小组成员才能发言,加入小组>>
2469 浏览 7 评论
2856 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办?
2318 浏览 9 评论
3403 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区?
2499 浏览 15 评论
有输入,但是LVDS_25的FPGA内部接收不到数据,为什么?
2131浏览 1评论
请问vc707的电源线是如何连接的,我这边可能出现了缺失元件的情况导致无法供电
643浏览 1评论
求一块XILINX开发板KC705,VC707,KC105和KCU1500
501浏览 1评论
2052浏览 0评论
781浏览 0评论
小黑屋| 手机版| Archiver| 电子发烧友 ( 湘ICP备2023018690号 )
GMT+8, 2025-2-1 21:46 , Processed in 1.055267 second(s), Total 45, Slave 39 queries .
Powered by 电子发烧友网
© 2015 bbs.elecfans.com
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 (电路图) 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证:合字B2-20210191 工商网监 湘ICP备2023018690号