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你好，
我目前正在评估数据路径并行输入/输出能力。所以，我决定做一个闩锁（像D FF）。该锁存器具有一个8位输入，两个8位输出，一个时钟（选通）输入和一个SEL输入，用于选择8位输出。 我配置了PIAPSEL＝PIN的数据路径，以迫使SRCA始终是并行输入。有两种配置，其中A0WRSRC/A1WRSRC是ALU。这意味着并行输入在A0或A1中进行。 并行输出总是启用的，取决于SRCA选择（A0或A1）。我的理解是，即使SRCAIS被迫成为PI，对吗？因此，对于这两种配置，也选择A0/A1作为SRCA输入。 现在，我想知道当UBB获得单个时钟选通时这是否有效。我不确定是否正确地理解了数据路径： 在选通输入的上升沿上，并行输入将被写入A0或A1，这取决于SELITEN。这个值也会立即在并行输出上看到，或者这需要两个时钟选通脉冲吗？ 当做， 拉尔夫 
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