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你好
我的设计有几个时钟输入。 这些输入之一是差分时钟，它被提供给IBUFGDS。 该项目正常生成位文件，但是当我添加一个chipcope时它会出现这个错误： 无法安排的位置！ 已发现时钟IOB / BUFIO时钟组件对未放置在可路由时钟IOB / BUFIO站点对上。 时钟IOB组件放置在现场。 BUFIO组件位于站点。 每个BUFIO站点都有一组可以驱动它的IOB。 如果未使用这些IOB，则连接不可路由您可能希望分析此问题存在的原因并进行更正。 PAR中的此放置是不可用的，因此，应在您的设计中修复此错误情况。 您可以使用.ucf文件中的CLOCK_DEDICATED_ROUTE约束将此消息降级为WARNING以生成NCD文件。 然后可以在FPGA编辑器中使用此NCD文件来调试问题。 下面列出了此时钟放置规则中使用的所有COMP.PINS的列表。 可以直接在.ucf文件中使用这些示例将此ERROR降级为警告。 我阅读了用户指南，我知道BUFIO2的位置是错误的，但我不知道这个特定BUFIO2的实例名称是否在ucf文件中放置了位置约束。 当我将错误降级为警告时，我在FPGA编辑器中找不到BUFIO2。 如果我能学会如何处理这些情况，那就太好了。 非常感谢。 以上来自于谷歌翻译 以下为原文 Hi I have a design with several clock inputs. one of these inputs is a differential clock which is given to an IBUFGDS. The project generates bitfile normally but when I add a chipscope it gives this error: Unroutable Placement! A clock IOB / BUFIO clock component pair have been found that are not placed at a routable clock IOB / BUFIO site pair. The clock IOB component BUFIO component If these IOBs are not used, the connection is not routable You may want to analyze why this problem exists and correct it. This placement is UNROUTABLE in PAR and therefore, this error condition should be fixed in your design. You may use the CLOCK_DEDICATED_ROUTE constraint in the .ucf file to demote this message to a WARNING in order to generate an NCD file. This NCD file can then be used in FPGA Editor to debug the problem. A list of all the COMP.PINS used in this clock placement rule is listed below. These examples can be used directly in the .ucf file to demote this ERROR to a WARNING. < NET "clk244m_p_ip" CLOCK_DEDICATED_ROUTE = FALSE; > I read the user guide and I know that the location for BUFIO2 is wrong but I don't know the instance name for this specific BUFIO2 to put a location constraint in ucf file. when i demote the error to warning, i cannot find a BUFIO2 in FPGA editor. It would be great if I could learn how to handle these situations. Thanks a lot. 
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为了添加到我的帖子，我了解到当自动插入BUFIO2时会出现这种情况。
如果我手动添加BUFIO2，ISE会把它放在正确的位置。 以上来自于谷歌翻译 以下为原文 To add to my post, I learned that this situation arises when the BUFIO2 is inserted automatically. If I add the BUFIO2 manually ISE places it in the right place. |
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好吧，似乎我不会有任何回应，所以对于未来的参考者，这个问题可能与时钟向导有一些联系。
但是，正如我所说，你可以让向导不为时钟添加任何输入缓冲区，你可以手动添加它们。 如果你这样做，ISE将BUFIO2置于正确的位置，即使没有，你也可以在FPGA编辑器中看到你的BUFIO2。 祝你好运 以上来自于谷歌翻译 以下为原文 Well it seems that I won't have any responses so for future referers, this problem may have some connection with the clocking wizard. however, as I said you can make the wizard not to add any input buffers for the clock and you can add them manually. if you do so ISE places the BUFIO2 in its proper location and even if not, you can see your BUFIO2 in FPGA editor. Good luck |
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mazix写道：
好吧，似乎我不会有任何回应，所以对于未来的参考者，这个问题可能与时钟向导有一些联系。 但是，正如我所说，你可以让向导不为时钟添加任何输入缓冲区，你可以手动添加它们。 如果你这样做，ISE将BUFIO2置于正确的位置，即使没有，你也可以在FPGA编辑器中看到你的BUFIO2。 祝你好运 嗯，为了它的价值，我从不使用时钟向导。 是的，基本上工程师必须实例化所有相关的缓冲区。 作为一阶事物，不要在缓冲区上添加任何特定的放置约束。 当工具阻塞时，开始添加放置约束。 PlanAhead使这有点容易。 ----------------------------是的，我这样做是为了谋生。 以上来自于谷歌翻译 以下为原文 mazix wrote:Well, for what it's worth, I never use the Clocking Wizard. And yes, basically the engineer has to instantiate all of the relevant buffers. As a first-order thing, don't add any particular placement constraints on the buffers. When the tools choke, start adding placement constraints. PlanAhead makes that somewhat easy. ----------------------------Yes, I do this for a living. |
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只有小组成员才能发言，加入小组>>
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