请问有人能帮忙指出我在CY3684P1-P6上的一个端点吗？

并不是这样映射的。
请参阅FX2LP威廉希尔官方网站 参考手册（TRM）的第8, 9章和第10章，了解端点缓冲器是如何访问的。
在FX2LP DVK安装之后，TRM将在以下路径可用：C:CyPress CY3684EZEZ-UBSFX2LPYDVK  1文档
谢谢
尼基尔



     以下为原文
   It is not that way mapped that way.
    Please go through chapters 8, 9 & 10 of FX2LP Technical reference manual (TRM) to get an idea of how the endpoint buffers are accessed.
    The TRM will be available at the following path after FX2LP DVK installation: C:CypressCY3684_EZ-USB_FX2LP_DVK1.0Documentation
     
    Thanks
    Nikhil

你好，
你说的P1-P6是什么意思？请澄清一下吗？端点只不过是设备中的一个缓冲区，它充当数据源或接收器。
当做，
加亚特里



     以下为原文
   Hi,
     
    What did you mean by P1-P6? Please clarify the same? Endpoint is nothing but a buffer in the device, which acts as source or sink of data.
     
    Regards,
    Gayathri

“P1-P6是什么意思？请澄清一下吗？端点只不过是设备中的一个缓冲器，它充当数据的源或汇。“CyPress FX2LP CY3684开发板有X6 20PIN标头，标有P1到P6。CY368EZ-USB FX2LP开发工具包快速启动指南，这些被引用为GPIO头（请参阅附图）。报头上的注销包括：P1-Pb[7:0] [7:0] P1-PD [7:0]／FD[15:8] P2-Pa[7:0] P3-PC[7:0] P4-D0[7:0] P5-A0[7:0] P6-PE[7:0]，我的困惑是它看起来像PA、PC、D0、PE可以与端点一起使用。这些引脚存在于CY7C68013A系列芯片上。TRM中的表9-2显示，只有一个端点可以与引脚FD[15:0]一起使用，并且在P2上选择FIFOADR引脚（引脚14和15）。因此，我的问题是：不可能将端点映射到PA、PC、D0、PE等其他引脚吗？如果没有端点，如何利用PA、PC、D0、A0、PE？其他文档（示例：AN5809）显示使用Pb[7:0]，而不是记录的备用名称FD[7:0]。Pb、Pd和Fd[15:0]引脚之间没有区别吗？
屏幕截图2013-03-25在7.30.52PM.PNG
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     以下为原文
      "What did you mean by P1-P6? Please clarify the same? Endpoint is nothing but a buffer in the device, which acts as source or sink of data."   
            
        The Cypress FX2LP CY3684 Development Board has x6 20pin headers labeled P1 through P6.    
        The CY3684 EZ-USB FX2LP Development Kit Quick Start Guide these are referenced as GPIO Headers (please see attached picture).    
            
        The pinouts on the headers include:   
            
         P1 - PB[7:0] / FD[7:0]   
         P1 - PD[7:0] / FD[15:8]   
         P2 - PA[7:0]   
         P3 - PC[7:0]   
         P4 - D0[7:0]   
         P5 - A0[7:0]   
         P6 - PE[7:0]   
            
        My confusion is that it looks like PA, PC, D0, PE could be used with an endpoint.   
        These pins exist on the CY7C68013A family of chips.   
            
        Table 9-2 in the TRM shows that only one endpoint can be used with pins FD[15:0] and selected with FIFOADR pins on P2 (pins 14 and 15).   
            
        So my questions are:   
            
        Is it not possible to map an endpoint to any of the other pins such as PA, PC, D0, PE ?   
            
        If not with an endpoint, how does one utilize PA, PC, D0, A0, PE ?   
            
        Other documentation (example: AN58069) shows using PB[7:0] rather than the documented alternate name FD[7:0].   
        Is there no difference between PB,PD and FD[15:0] pins?   

•   Screen Shot 2013-03-25 at 7.30.52 PM.png 819.4 K
  
  

请在下面找到你的问题的答案：
不可能将端点映射到其他的PIN，例如PA、PC、D0、PE吗？
我们不将端点映射到任何端口引脚。我们只提到描述符文件中的端点细节。如果主机PC发送一些数据到端点，那么数据将通过UBD+和D线写入端点缓冲器。您不需要将任何端口引脚映射到端点。
如果没有端点，如何利用PA、PC、D0、A0、PE？
IAM向您解释这些端口引脚的用法，假设您需要将外部设备（如FPGA）与FX2LP接口。然后你可以连接FPGAto Slave FIFOinterface的FX2LP。
在从FIFO模式中，端口A具有固定的功能引脚，用于从FIFO接口和备用功能。
在从FIFO模式中，Port B被定义为FIFO数据总线的低8位FD [7:0]，并且端口D被定义为FIFO数据总线FD [15:8]的上8位，如果总线被设置为字宽。
在从FIFO模式下，C端口可以用作通用IO。
端口E定义主要由PoTeFFG寄存器决定。
如果要将外部SRAM添加到FX2LP，则需要A0和D0。（仅当图像（HEX）文件大小大于16KB时才需要这样做）。
其他文档（示例：AN5809）显示使用Pb[7:0]，而不是记录的备用名称FD[7:0]。
Pb、Pd和Fd[15:0]引脚之间没有区别吗？
没有差异。它们都是Slave FIFOand GPIFmode的数据线。如果你不连接FX2LP，你可以用它们作为GPIOs。
谢谢，
Sai Krishna。



     以下为原文
  Please find answers to your questions in line:
     
    Is it not possible to map an endpoint to any of the other pins such as PA, PC, D0, PE ?
    •          We don't map an endpoint to any of the port pins. We just mention the endpoint details in the descriptor file. If host PC sends some data to endpoint then that data will be written to the endpoint buffer over USB D+ and D- lines. You don't need to map any port pins to endpoint.
     
    If not with an endpoint, how does one utilize PA, PC, D0, A0, PE ?
    I am explaining you the usage of these port pins by assuming that you need to interface an external device  (let say FPGA) to FX2LP. Then you can interface FPGA to Slave FIFO interface of FX2LP.
    •          In Slave FIFO mode, Port A has a mix of fixed function pins for the Slave FIFO interface and alternate functions.
    •          In Slave FIFO mode, Port B is defined as the lower 8 bits of the FIFO data bus FD[7:0] and Port D is defined as the upper 8 bits of the FIFO data bus FD[15:8] if bus is set to be WORDWIDE.
    •          In Slave FIFO mode, Port C can be used as general purpose IO.
    •          Port E definition is determined mainly by the PORTECFG register.
            •          A0 and D0 are needed if you are going to add an external SRAM to FX2LP. (This is required only if the image (hex) file size is more than 16KB).
     
     
    Other documentation (example: AN58069) shows using PB[7:0] rather than the documented alternate name FD[7:0].
    Is there no difference between PB,PD and FD[15:0] pins?
    •          No difference. They are data lines in both Slave FIFO and GPIF mode. You can use them as GPIOs if you are not interfacing anything to FX2LP.
     
    Thanks,
    Sai Krishna.

你好，
如果你觉得这有用的话，看看它：HTTP://www. CyPress？RID＝12926。
当做，
加亚特里



     以下为原文
   Hi,
     
    Check it out if you find this useful: http://www.cypress.com/?rID=12926.
     
    Regards,
    Gayathri