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是的。
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是啊，只要保证example_design_top下的所有模块都能识别就可以了。
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srio_v5_6_top.v 是指这个吗
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rapidio是如何初始化的，是一上电后就检测K28.5吗？
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会自己初始化，然后握手
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我在用v5的板子，用的是SRIO V5.6协议，我看到UG503上说可以环回测试验证，然后我就在外部用SMA将TX和RX对接，但是这样，port_initialed拉低状态，难道不可以只使用一个核进行环回测试吗？必须要再加一个核吗？另外example_design的VIO必须给信号，才能实现读写吗，不是直接固化在程序里面吗？
另外，可以再一片FPGA上使用两个SRIO核吗，我的方案是想加一个CPS1848芯片，作为stwich交换，通信。但是在一个工程里例化两个SRIO时，时钟错误一直有，就是约束文件 |
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工程发上来。这么干巴巴的不知道你在说啥
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