怎么使用DCM单元的DFS模式使用50MHz晶振生成300MHz差分时钟

嗨，
我正在尝试使用DCM单元的DFS模式使用50MHz晶振生成300MHz差分时钟。
我使用逻辑内核生成了这个单元，并根据需要初始化了参数。
我只是在这个设计中使用CLKFX和CLKFX180 ouptus。
为了生成LVDS_25 IO标准差分输出，我使用了2个OBUFDS，并为它们提供了DCM的CLKFX和CLKFX180输出。
OBUFD的输出连接到引脚对上的顶层端口。
我还将LOCKED o / p连接到LED。
在配置设备时，DONE＆amp;
我的主板上的锁定LED很高，但是当我探测时钟的300 MHz o / p端口时，我什么也看不见。
我复制了顶层以及逻辑核心生成的verilog代码以及我得到的警告。
如果您需要任何进一步的信息，请告诉我。
提前感谢您抽出时间来查看它，任何信息都是可观的。
Shakti Shah
模块SPARTANPLL（输入clk，输出clkoutp_p，输出clkoutp_n，输出clkoutn_p，输出clkoutn_n，输入rst，输出锁定）;
PLL_300MHz pll（.CLKIN_IN（clk）,. USER_RST_IN（！rst）,. CLKFX_OUT（CLKFX）,. CLKFX180_OUT（CLKFX180）,. CLKIN_IBUFG_OUT（）,. CTRK0_OUT（）,. LOCKED_OUT（已锁定））;线CLKFX，CLKFX180;
OBUFDS＃（。IOSTANDARD（“LVDS_25”）//指定输出I / O标准）OBUFDS_instp（.O（clkoutp_p），// Diff_p输出（直接连接到顶级端口）.OB（clkoutp_n），// Diff_n
输出（直接连接到顶级端口）.I（CLKFX）//缓冲输入）; OBUFDS＃（。IOSTANDARD（“LVDS_25”）//指定输出I / O标准）OBUFDS_instn（.O（clkoutn_p），/
/ Diff_p输出（直接连接到顶级端口）.OB（clkoutn_n），// Diff_n输出（直接连接到顶级端口）.I（CLKFX180）//缓冲输入）; endmodule
警告：
警告：NgdBuild：478  - 具有时钟驱动器pll / CLKFX_BUFG_INST的时钟网络CLKFX不驱动时钟引脚警告：NgdBuild：478  - 带时钟驱动器pll / CLKFX180_BUFG_INST的时钟网络CLKFX180不驱动时钟引脚



以下为原文

Hi,
I am trying to generate a 300MHz differential clock using a 50MHz crystal using the DFS mode of the DCM unit.
I generated this unit using logic core and initialized the parameters as required. I am just using the CLKFX and CLKFX180 ouptus in this design.
To generate a LVDS_25 IO standard differential output, I used 2 OBUFDS and fed them with the CLKFX and CLKFX180 ouputs of the DCM.
The ouput of the OBUFD's are connected to the top level ports on pin pairs.
I have also connected the LOCKED o/p to a LED.
Upon configuring the device, the DONE & LOCKED LED's on my board goes hign, but when I probe the 300 MHz o/p ports of my clock, I see nothing.
I have copied the top level as well as the verilog code generated by logic core and the warnings I get. Please let me know if you need any further info.
Thanks in advance for taking the time to look at it and any piece of information is hightly appreciable.

Shakti Shah

module SPARTANPLL(
    input clk,
    output clkoutp_p,
  output clkoutp_n,
    output clkoutn_p,
  output clkoutn_n,
  input rst,
  output locked
    );

PLL_300MHz pll (
    .CLKIN_IN(clk),
    .USER_RST_IN(!rst),
    .CLKFX_OUT(CLKFX),
    .CLKFX180_OUT(CLKFX180),
    .CLKIN_IBUFG_OUT(),
    .CLK0_OUT(),
    .LOCKED_OUT(locked)
    );
wire CLKFX, CLKFX180;

OBUFDS #(
      .IOSTANDARD("LVDS_25") // Specify the output I/O standard
   ) OBUFDS_instp (
      .O(clkoutp_p),     // Diff_p output (connect directly to top-level port)
      .OB(clkoutp_n),   // Diff_n output (connect directly to top-level port)
      .I(CLKFX)      // Buffer input
   );

OBUFDS #(
      .IOSTANDARD("LVDS_25") // Specify the output I/O standard
   ) OBUFDS_instn (
      .O(clkoutn_p),     // Diff_p output (connect directly to top-level port)
      .OB(clkoutn_n),   // Diff_n output (connect directly to top-level port)
      .I(CLKFX180)      // Buffer input
   );

endmodule

WARNINGS:

WARNING:NgdBuild:478 - clock net CLKFX with clock driver pll/CLKFX_BUFG_INST
   drives no clock pins
WARNING:NgdBuild:478 - clock net CLKFX180 with clock driver
   pll/CLKFX180_BUFG_INST drives no clock pins