完善资料让更多小伙伴认识你，还能领取20积分哦， 立即完善>
3天内不再提示
电子发烧友论坛|
嗨，
我必须在我的Spartan 3E中使用DCM_SP。 我使用Xilinx coregen生成DCM_SP包装器。 只是为了简化事情（因为CLKIN / CLK0的输入/输出无论如何经过某些缓冲器），DCM_SP输出CLK0是否与其CLKIN输入同步？ 我有32个数据位，由MCU（也是DCM_SP的CLKIN）提供时钟。 但FPGA内部的所有逻辑都使用DCM_SP的CLK0输出。 CLK0频率与CLKIN频率相同。 我需要翻转这些数据位吗？ 将它们视为与DCM_SP的CLK0异步？ 谢谢你们 以上来自于谷歌翻译 以下为原文 Hi, I have to use DCM_SP in my Spartan 3E. I use the Xilinx coregen to generate the DCM_SP wrapper. just to simplify things (since input/output from CLKIN/CLK0 go through some buffers anyway), is the DCM_SP output CLK0 synchronous to its CLKIN input?? I have 32 data-bits clocked out of MCU (which is also CLKIN of DCM_SP). but ALL logic inside the FPGA is using the CLK0 output of DCM_SP. the CLK0 frequency is the same as CLKIN frequency. do I need to double-flop these data-bits? treating them as asynchrounous to CLK0 of DCM_SP? Thanks a bunch 
0
|
|
相关推荐
4个回答
|
|
|
嗨，
对于总线，建议不要翻转数据。 如果要在不同域之间同步数据，请添加FIFO。 在您的情况下，没有必要使用FIFO。 使用DCM调整CLKK的相位以生成CLK0。 DCM将使CLKIN和CLKFB处于相同的相位，而不是CLKIN和CLK0。 使用CLK0对总线进行采样。 如果无法正确采样总线，请调整相位，直到正确采样数据。 IO中的寄存器是首选。 以上来自于谷歌翻译 以下为原文 Hi, For a bus, it is not recommended to double flop the data. If you want to synchronize data between different domain, add a FIFO. In your case, it is not necessary to use a FIFO. Use a DCM to adjust the CLKIN's phase to generate CLK0. DCM will make CLKIN and CLKFB in same phase, not CLKIN and CLK0. Use CLK0 to sample the bus. If the bus can not be sampled correctly, adjust the phase until data are sampled correctly. The register inside the IO is preferred. |
|
|
|
|
|
这意味着，如果CLK0也被反馈到CLKFB，则CLK0与CLKIN同相？
谢谢 以上来自于谷歌翻译 以下为原文 So that means, if the CLK0 is also fed back into CLKFB, CLK0 is in-phase with CLKIN?? thanks |
|
|
|
|
|
rdelario写道：嗨，
我必须在我的Spartan 3E中使用DCM_SP。 我使用Xilinx coregen生成DCM_SP包装器。 只是为了简化事情（因为CLKIN / CLK0的输入/输出无论如何经过某些缓冲器），DCM_SP输出CLK0是否与其CLKIN输入同步？ 我有32个数据位，由MCU（也是DCM_SP的CLKIN）提供时钟。 但FPGA内部的所有逻辑都使用DCM_SP的CLK0输出。 CLK0频率与CLKIN频率相同。 我需要翻转这些数据位吗？ 将它们视为与DCM_SP的CLK0异步？ 谢谢你们 假设您没有对相移控制执行任何操作，并假设您已将CLK0输出（通过BUFG）连接回DCM的CLKFB输入，则是，CLKIN和CLK0同相。 -一个 ----------------------------是的，我这样做是为了谋生。 以上来自于谷歌翻译 以下为原文 rdelario wrote: Assuming you don't do anything with the phase shift controls, and assuming you've connected the CLK0 output (through a BUFG) back to the DCM's CLKFB input, then yes, CLKIN and CLK0 are in phase. -a ----------------------------Yes, I do this for a living. |
|
|
|
|
|
|
|
|
|
|
只有小组成员才能发言，加入小组>>
2487 浏览 7 评论
2865 浏览 4 评论
Spartan 3-AN时钟和VHDL让ISE合成时出现错误该怎么办？
2324 浏览 9 评论
3415 浏览 0 评论
如何在RTL或xilinx spartan fpga的约束文件中插入1.56ns延迟缓冲区？
2506 浏览 15 评论
有输入，但是LVDS_25的FPGA内部接收不到数据，为什么？
2316浏览 1评论
请问vc707的电源线是如何连接的，我这边可能出现了缺失元件的情况导致无法供电
650浏览 1评论
求一块XILINX开发板KC705，VC707，KC105和KCU1500
515浏览 1评论
2063浏览 0评论
791浏览 0评论
/6 
关注我们的微信
下载发烧友APP
电子发烧友观察
版权所有 © 湖南华秋数字科技有限公司
电子发烧友 （电路图） 湘公网安备 43011202000918 号 电信与信息服务业务经营许可证：合字B2-20210191
工商网监
湘ICP备2023018690号
3043
评论
淘帖
1456
