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电子发烧友论坛|
大家好，
我想设计自己的DDR控制器并在FPGA上验证它。 我将在verilog中实现 我刚开始阅读JESDC79C DDR规格.. 但我很困惑如何编写那些初始化序列？ 请建议如何处理这个设计DDR控制器的项目。 我是DDR新手，感到困惑。 任何帮助，将不胜感激。 谢谢 以上来自于谷歌翻译 以下为原文 Hi all, I want to design my own DDR controller and validate it on FPGA. I am going to implement in verilog I have just started reading JESDC79C DDR specifications.. But I am confused how to write those initialization sequences? Please suggest how to approach this project of designing DDR controller. I am new to DDR, getting confused. Any help would be appreciated. Thanks 
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3个回答
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@ anurag18，
一个很好的起点是研究Xilinx MIG内核的功能。 在新项目中生成MIG IP，通过右键单击inst生成其example_design。 核心，然后通过首先阅读MIG规范并仔细跟踪仿真波形来研究它。 -------------------------------------------------- -------------------------------------------------- ---- FPGA爱好者！------------------------------------------- -------------------------------------------------- ----------- 以上来自于谷歌翻译 以下为原文 @anurag18, A good starting point would be to study the functioning of the Xilinx MIG core. Generate the MIG IP in a new project, generate its example_design by right-clicking on the inst. core and then study it by first reading the MIG spec and minutely following the simulation waveforms. -------------------------------------------------------------------------------------------------------- FPGA enthusiast! -------------------------------------------------------------------------------------------------------- |
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你好@ anurag18
我建议阅读JESD79C中的初始化部分。 另外，我建议使用状态机初始化序列。 最好的祝福， 以上来自于谷歌翻译 以下为原文 Hi @anurag18 I suggest to read initialize section in JESD79C. Also, I suggest to use a state machine for initialize sequence. Best regards, |
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感谢@ dpaul24和@ watari的建议。
我将遵循这一点，并尝试实施。 谢谢 以上来自于谷歌翻译 以下为原文 Thanks for the suggestions @dpaul24 and @watari. I will follow that and ll try implementing. Thanks |
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