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你好
我想知道,我如何创建一个通用总线宽度的custuom ip核心。 在核心内部,我必须使用xilinx的addsub ip。 但是通用总线宽度必须有一个选项来重新定义这个addsub automaticali,以便它满足新的总线宽度。 这可能吗? 或者我必须将这两件事分开? 最好的祝福 P51D 以上来自于谷歌翻译 以下为原文 Hi I'm wondering, how I could create a custuom ip core with generic bus width. Inside the core I have to use a addsub ip from xilinx. But with the generic bus width there has to be an option to redefine this addsub automaticali, so that it meets the new bus width. Is this possible? Or do I have to separate this 2 things? Best regards P51D |
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3个回答
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您可以在端口级别为IP定义参数/通用,并且可以将此参数传播到较低级别的单元格。
要了解如何完成此操作,请创建AXI从站IP并查看生成的代码。 - 如果提供的信息有用,请将答案标记为“接受为解决方案”。给予您认为有用且回复的帖子。 以上来自于谷歌翻译 以下为原文 you can define a parameter/generic for your IP at the port level and you can propagate this parameter to lower level cells. To see how this is done, create an AXI slave IP and look at the generated code.- Please mark the Answer as "Accept as solution" if information provided is helpful. Give Kudos to a post which you think is helpful and reply oriented. |
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你好
在我自己的模块中传播泛型不是问题。 如何将通用从xilinx传播到预定义的IP内核? 例如,我的顶级设计具有通用输入数据宽度(通用DATA_WIDTH),在此模块中,我使用的是xilinx的AddSub IP内核。 在这个核心的产生,我不得不说总线宽度(通过gui)。 但是如何在不使用gui的情况下将泛型传递给此组件? 以上来自于谷歌翻译 以下为原文 Hi To propagate the generic inside my own modules is not the problem. How do I have to propagate the generic to a predefined IP core from xilinx? As an example, my top design has generic input data width (generic DATA_WIDTH) and inside this module I'm using an AddSub IP core from xilinx. At the generation of this core I have to say the bus width (through the gui). But how could I pass the generic to this component without using the gui? |
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我们广泛地这样做,我可以提供高级别的建议。
您需要根据具体情况查看生成的Xilinx IP。 它有助于永远不使用OOC,在IP生成期间使用“全局”选项。 “全局”表示使用RTL(模块),“OOC”表示使用预合成网表(实例)。 通常,Xilinx IP生成只会生成一个顶级包装器,它只是将内部参数与常量联系起来。 使用这些包装器作为起点。 您需要验证连接,然后将参数重新公开给更高级别的设计,而不是将参数分配给常量。 这是一个有点肮脏的工作,但它比愚蠢的GUI盒更友好(设计师,版本控制,文档,编码风格)... 问候, 标记 以上来自于谷歌翻译 以下为原文 We do this extensively, and I can offer high-level suggestions. You'll need to look at the generated Xilinx IP on a case-by-case basis. It helps to NEVER use OOC, use "global" options during IP generation. "Global" means using RTL (modules), "OOC" means using pre-synthesized netlist (instances). Normally, Xilinx IP generation just will generate a top-level wrapper, which just ties off internal parameters to constants. Use these wrappers as a starting point. You'll need to verify the connectivity, and then just re-expose the parameter to your higher level design, instead of assigning the parameter to constants. It's a little dirty work, but it's much more (designer, version control, documentation, coding-style) friendly than the silly GUI boxes... Regards, Mark |
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